CN118139412A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种抑制尺寸增大的半导体存储装置。实施方式的半导体存储装置具备：第1芯片，包含衬底；及第2芯片，在Z方向上与第1芯片排列，且与第1芯片相接；第2芯片包含存储单元阵列，且所述半导体存储装置包含：多个第1贴合垫，设置在第1芯片；多个第2贴合垫，设置在第2芯片，下表面与多个第1贴合垫的上表面相接；第1电极垫，在与衬底平行的面内，与多个第1贴合垫排列；第2电极垫，在与衬底平行的面内，与多个第2贴合垫排列，与第1电极垫在Z方向上互相隔开排列；及第1绝缘体层，由第1电极垫及第2电极垫夹着。

Description

半导体存储装置
[相关申请的参考]
本申请享有以日本专利申请第2022-193540号(申请日：2022年12月2日)为基础申请的优先权。本申请通过参考所述基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
作为能非易失地存储数据的半导体存储装置，已知有一种NAND(Not and：与非)型闪存。NAND型闪存中，为了高集成化及大容量化，采用3维存储器构造。
发明内容
发明要解决的问题在于提供一种抑制尺寸增大的半导体存储装置。
实施方式的半导体存储装置具备：第1芯片，包含衬底；及第2芯片，在与所述衬底的上表面垂直的第1方向上与所述第1芯片排列，且与所述第1芯片相接；所述第2芯片包含存储单元阵列，具有在所述第1方向上互相隔开排列的多个第1布线层、及贯通所述多个第1布线层，在所述第1方向延伸的存储器柱；且所述半导体存储装置包含：多个第1贴合垫，设置在所述第1芯片；多个第2贴合垫，设置在所述第2芯片，下表面与所述多个第1电极垫的上表面相接；第1电极垫，在与所述衬底平行的面内，与所述多个第1贴合垫排列设置；第2电极垫，在与所述衬底平行的面内，与所述多个第2贴合垫排列设置，且与所述第1电极垫在所述第1方向上互相隔开排列；及第1绝缘体层，在所述第1方向上由所述第1电极垫及所述第2电极垫夹着。
附图说明
图1是表示包含实施方式的半导体存储装置的存储器系统的构成的一例的框图。
图2是表示实施方式的半导体存储装置具备的存储单元阵列的电路构成的一例的电路图。
图3是表示实施方式的半导体存储装置具备的存储单元阵列的XZ平面的剖面构造的一例的剖视图。
图4是表示实施方式的半导体存储装置的XZ平面的剖面构造的一例的剖视图。
图5是表示实施方式的半导体存储装置的XY平面的剖面构造的一例，且与图4的沿Z方向的V-V线同等高度处的半导体存储装置的剖视图。
图6是表示实施方式的半导体存储装置具备的贴合垫及电容元件的XZ平面的剖面构造的一例的剖视图。
图7是用来说明实施方式的半导体存储装置的制造方法的一例的剖视图。
图8是用来说明实施方式的半导体存储装置的制造方法的一例的俯视图。
图9是用来说明实施方式的半导体存储装置的制造方法的一例的剖视图。
图10是用来说明实施方式的半导体存储装置的制造方法的一例的剖视图。
图11是用来说明实施方式的半导体存储装置的制造方法的一例的剖视图。
图12是用来说明实施方式的半导体存储装置的制造方法的一例的剖视图。
图13是用来说明实施方式的半导体存储装置的制造方法的一例的剖视图。
图14是用来说明实施方式的半导体存储装置的制造方法的一例的剖视图。
图15是用来说明实施方式的半导体存储装置的制造方法的一例的剖视图。
图16是表示第1变化例的半导体存储装置的XZ平面的剖面构造的一例的剖视图。
图17是表示第1变化例的半导体存储装置的XY平面的剖面构造的一例，且与图16的沿Z方向的XVII-XVII线同等高度处的半导体存储装置的剖视图。
图18是表示第2变化例的半导体存储装置的XZ平面的剖面构造的一例的剖视图。
图19是表示第2变化例的半导体存储装置的XY平面的剖面构造的一例，且与图18的沿Z方向的XIX-XIX线同等高度处的半导体存储装置的剖视图。
图20是用来说明第2变化例的半导体存储装置的制造方法的一例的俯视图。
图21是用来说明第2变化例的半导体存储装置的制造方法的一例的剖视图。
图22是用来说明第2变化例的半导体存储装置的制造方法的一例的剖视图。
图23是用来说明第2变化例的半导体存储装置的制造方法的一例的剖视图。
图24是用来说明第2变化例的半导体存储装置的制造方法的一例的剖视图。
图25是用来说明第2变化例的半导体存储装置的制造方法的一例的剖视图。
图26是表示第3变化例的半导体存储装置的XZ平面的剖面构造的一例的剖视图。
图27是表示第4变化例的半导体存储装置的XZ平面的剖面构造的一例的剖视图。
图28是表示第4变化例的半导体存储装置的XZ平面的剖面构造的一例的剖视图。
具体实施方式
以下，参考附图，对实施方式进行说明。另外，附图的尺寸及比例未必与现实相同。此外，以下的说明中，对具有大致同一功能及构成的构成要件标注同一符号。此外，特别区分具有相同构成的要件彼此的情况下，有在同一符号的末尾标注互不相同的文字或数字的情况。
1实施方式
以下，对实施方式的半导体存储装置进行说明。
1.1构成
对实施方式的半导体存储装置的构成进行说明。
1.1.1存储器系统
首先，使用图1，对存储器系统的构成例进行说明。图1是表示包含实施方式的半导体存储装置的存储器系统的构成的一例的框图。
存储器系统3例如是SSD(solid state drive：固态硬盘)或SD(Secure Digital：安全数字)TM卡。存储器系统3例如连接在未图示的外部的主机机器。存储器系统3存储来自主机机器的数据。此外，存储器系统3将数据读出到主机机器。
存储器系统3具备半导体存储装置1及存储器控制器2。
半导体存储装置1例如是NAND型闪存。半导体存储装置1非易失地存储数据。以下，以半导体存储装置1为NAND型闪存的情况为例进行说明。
存储器控制器2例如以如SoC(system-on-a-chip：片上系统)那样的集成电路构成。存储器控制器2例如基于来自主机机器的请求，将数据写入到半导体存储装置1。此外，存储器控制器2例如基于来自主机机器的请求，从半导体存储装置1读出数据。此外，存储器控制器2将从半导体存储装置1读出的数据发送到主机机器。
半导体存储装置1与存储器控制器2的通信例如依据SDR(single data rate：单数据速率)接口、切换DDR(double data rate：双数据速率)接口、或ONFI(Open NAND flashinterface：开放式NAND闪存接口)。
1.1.2半导体存储装置
接着，使用图1，对半导体存储装置1的内部构成进行说明。半导体存储装置1包含例如存储单元阵列10、命令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行译码器模块15及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n是1以上的整数)。块BLK是能非易失地存储数据的多个存储单元的集合。块BLK例如作为数据的抹除单位使用。此外，在存储单元阵列10，设置多个位线及多个字线。1个存储单元例如与1条位线及1条字线建立关联。
命令寄存器11保存半导体存储装置1从存储器控制器2接收到的命令CMD。命令CMD包含例如使序列发生器13执行读出动作、写入动作及抹除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD包含例如页面地址PA、块地址BA及列地址CA。例如，页面地址PA、块地址BA及列地址CA分别用于选择字线、块BLK及位线。
序列发生器13控制半导体存储装置1全体的动作。序列发生器13基于存储在命令寄存器11的命令CMD，执行读出动作、写入动作及抹除动作。
驱动器模块14产生读出动作、写入动作及抹除动作等使用的电压。并且，驱动器模块14例如基于保存在地址寄存器12的页面地址PA，对与选择的字线对应的信号线施加产生的电压。
行译码器模块15基于保存在地址寄存器12的块地址BA，选择对应的存储单元阵列10内的1个块BLK。并且，行解码器模块15例如将施加在与选择的字线对应的信号线的电压传输到选择的块BLK内的选择的字线。
感测放大器模块16在存储器控制器2与存储单元阵列10之间传输数据DAT。数据DAT包含写入数据及读出数据。更具体来说，感测放大器模块16在写入动作中，将从存储器控制器2接收到的写入数据DAT传输到存储单元阵列10。此外，感测放大器模块16在读出动作中，基于位线的电压执行存储在存储单元的数据的判定。感测放大器模块16将所述判定结果作为读出数据DAT，传输到存储器控制器2。
1.1.3存储单元阵列的电路构成
使用图2，对存储单元阵列10的电路构成的一例进行说明。图2是表示实施方式的半导体存储装置具备的存储单元阵列的电路构成的一例的电路图。图2中，表示存储单元阵列10所含的多个块BLK中的1个块BLK。图2所示的例中，块BLK包含4个字串单元SU0、SU1、SU2及SU3。
各字串单元SU包含分别与位线BL0～BLk(k是1以上的整数)建立关联的多个NAND字串NS。各NAND字串NS包含例如存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT0～MT7各自包含控制栅极及电荷累积膜。存储单元晶体管MT0～MT7各自非易失地保存数据。选择晶体管ST1及ST2使用于各种动作时的字串单元SU的选择。另外，以下的说明中，在不区分位线BL0～BLk的情况下，将各位线BL0～BLk简称为位线BL。此外，在不区分存储单元晶体管MT0～MT7的情况下，将各存储单元晶体管MT0～MT7简称为存储单元晶体管MT。
各NAND字串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的第1端连接在与所述选择晶体管ST1建立关联的位线BL。选择晶体管ST1的第2端连接在串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的第1端连接在串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的第2端连接在源极线SL。
同一个块BLK中，存储单元晶体管MT0～MT7的控制栅极分别连接在字线WL0～WL7。字串单元SU0～SU3内的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。相对于此，多个选择晶体管ST2的栅极共通连接在选择栅极线SGS。然而，不限于此，多个选择晶体管ST2的栅极也可分别按照每个字串单元SU连接在不同的多个选择栅极线SGS。另外，以下的说明中，在不区分字线WL0～WL7的情况下，将各字线WL0～WL7简称为字线WL。此外，在不区分选择栅极线SGD0～SGD3的情况下，将各选择栅极线SGD0～SGD3简称为选择栅极线SGD。
对位线BL0～BLk分配各不相同的列地址。各位线BL由在多个块BLK间被分配同一列地址的NAND字串NS共用。字线WL0～WL7分别按照每个块BLK设置。源极线SL例如在多个块BLK间共用。
1个字串单元SU内连接在共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组CU。包含分别存储1位数据的多个存储单元晶体管MT的单元组CU的存储容量例如定义为“1页数据”。单元组CU根据存储单元晶体管MT存储的数据的位数，可能具有2页数据以上的存储容量。
另外，存储单元阵列10的电路构成不限定于以上说明的构成。例如，各块BLK包含的字串单元SU的个数可为任意个数。各NAND字串NS包含的存储单元晶体管MT、以及选择晶体管ST1及ST2的个数可分别为任意个数。
1.1.4存储单元阵列的构造
接着，使用图3，对存储单元阵列10的构造进行说明。图3是表示实施方式的半导体存储装置具备的存储单元阵列的XZ平面的剖面构造的一例的剖视图。
另外，在以下参考的附图中，X方向与位线BL的延伸方向对应，Y方向与字线WL的延伸方向对应。Z1方向与从半导体存储装置1的电极垫朝向半导体衬底的方向对应，Z2方向与从半导体存储装置1的半导体衬底朝向电极垫的方向对应。不限定Z1方向及Z2方向中的任一个的情况下，记作Z方向。另外，以下的说明中，将Z方向上某构成要件的电极垫侧的面及端分别称为第1面及第1端。此外，将Z方向上某构成要件的半导体衬底侧的面及端分别称为第2面及第2端。
存储单元阵列10包含导电体层30A、31、33、34及35、多个导电体层32、绝缘体层50、51、53、多个绝缘体层52以及多个存储器柱MP。图3中，表示多个存储器柱MP中的4个存储器柱MP。此外，图3中，表示包含8层导电体层32及8层绝缘体层52作为多个导电体层32及多个绝缘体层52的情况。存储单元阵列10在Z方向上设置于半导体存储装置1的电极垫与半导体衬底之间。
导电体层30A形成为例如沿XY平面扩展的板状。导电体层30A作为源极线SL使用。导电体层30A由导电材料构成。导电材料例如是添加了杂质的N型半导体或金属材料。
在导电体层30A的第2面上积层绝缘体层50。在绝缘体层50的第2面上积层导电体层31。导电体层31形成为例如沿XY平面扩展的板状。导电体层31作为选择栅极线SGS使用。导电体层31包含例如钨。
在导电体层31的第2面上积层绝缘体层51。在绝缘体层51的第2面上，向Z1方向依导电体层32、绝缘体层52、……、导电体层32、绝缘体层52的顺序，积层8层导电体层32及8层绝缘体层52。导电体层32形成为例如沿XY平面扩展的板状。8层导电体层32向Z1方向从导电体层31侧起依序分别作为字线WL0～WL7使用。导电体层32包含例如钨。
在8层绝缘体层52中最靠半导体衬底侧的绝缘体层52的第2面上，积层导电体层33。导电体层33形成为例如沿XY平面扩展的板状。导电体层33作为选择栅极线SGD使用。导电体层33包含例如钨。导电体层33例如通过多个部件SHE，按照每个字串单元SU电绝缘。
在导电体层33的第2面上积层绝缘体层53。在绝缘体层53的第2面上积层导电体层34。导电体层34沿X方向延伸设置。导电体层34作为位线BL发挥功能。
包含如上的导电体层30A、31、33及34、8层导电体层32、绝缘体层50、51及53、以及8层绝缘体层52的积层构造设置成由绝缘体层54及55包围。图3中，表示与导电体层30A的第1面相接的绝缘体层54、及与导电体层34的第2面相接的绝缘体层55。关于绝缘体层54及55，在下文叙述。
在比导电体层34靠电极垫侧，多个存储器柱MP沿Z方向延伸设置。多个存储器柱MP贯通导电体层31及33以及8层导电体层32。
多个存储器柱MP各自包含例如核心部件90、半导体膜91、隧道绝缘膜92、电荷累积膜93、阻挡绝缘膜94及半导体部95。
核心部件90沿Z方向延伸设置。Z方向上，核心部件90的第1端位于例如比导电体层30A靠半导体衬底侧。Z方向上，核心部件90的第2端位于例如比导电体层33靠半导体衬底侧。核心部件90包含例如氧化硅。
半导体膜91以覆盖核心部件90的侧面的方式设置。Z方向上，半导体膜91的第1端覆盖核心部件90的第1端。Z方向上，半导体膜91的第1端与导电体层30A相接。Z方向上，半导体膜91的第2端位于比核心部件90的第2端靠半导体衬底侧。半导体膜91包含例如多晶硅。
隧道绝缘膜92覆盖半导体膜91的侧面。Z方向上，隧道绝缘膜92的第2端位于与半导体膜91的第2端同等高度。隧道绝缘膜92包含例如氧化硅。
电荷累积膜93覆盖隧道绝缘膜92的侧面。Z方向上，电荷累积膜93的第2端位于与半导体膜91的第2端及隧道绝缘膜92的第2端同等高度。电荷累积膜93包含能累积电荷的绝缘体。所述绝缘体例如是氮化硅。
阻挡绝缘膜94覆盖电荷累积膜93的侧面。Z方向上，阻挡绝缘膜94的第2端位于与半导体膜91的第2端、隧道绝缘膜92的第2端及电荷累积膜93的第2端同等高度。阻挡绝缘膜94包含例如氧化硅。
半导体部95在Z方向上，以覆盖核心部件90的第2面的方式设置。半导体部95的侧面由半导体膜91的第2端覆盖。
半导体层35在沿Z方向的半导体部95及导电体层34间，与半导体部95及导电体层34的每一个相接。
此外，多个存储器柱MP中的每一个与导电体层31交叉的部分作为选择晶体管ST2发挥功能。多个存储器柱MP中的每一个与多个导电体层32中的每一个交叉的部分作为存储单元晶体管MT发挥功能。多个存储器柱MP中的每一个与导电体层33交叉的部分作为选择晶体管ST1发挥功能。半导体膜91作为存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2各自的通道发挥功能。电荷累积膜93作为存储单元晶体管MT的电荷累积层发挥功能。
1.1.5半导体存储装置的构造
以下，对实施方式的半导体存储装置1的构造的一例进行说明。
1.1.5.1半导体存储装置的剖面构造
使用图4，对实施方式的半导体存储装置1的剖面构造进行说明。图4是表示实施方式的半导体存储装置的XZ平面的剖面构造的一例的剖视图。图4中，表示半导体存储装置1的一部分剖面构造。
半导体存储装置1具有将电路芯片1-1与存储器芯片1-2贴合而成的构造。
首先，对电路芯片1-1的剖面构造进行说明。
电路芯片1-1包含半导体衬底70、晶体管Tr1、Tr2、Tr3、Tr4及Tr5、多个导电体层36、37、38、39B、39D及39E、绝缘体层56及57、以及多个绝缘体层58。晶体管Tr1、Tr2、Tr3、Tr4及Tr5是包含命令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行译码器模块15及感测放大器模块16等的外围电路内的元件。晶体管Tr1、Tr2及Tr3例如分别电连接在位线BL、源极线SL及电极垫PD。晶体管Tr4及Tr5例如电连接在后述的电容元件。
在半导体衬底70的第1面上设置绝缘体层56。绝缘体层56包含例如氧化硅。在绝缘体层56内，设置晶体管Tr1、Tr2、Tr3、Tr4及Tr5、以及多个导电体层36、37及38。
多个导电体层36包含导电体层36-1、36-2、36-3、36-4及36-5。导电体层36-1、36-2、36-3、36-4及36-5分别连接在晶体管Tr1、Tr2、Tr3、Tr4及Tr5。多个导电体层36中的每一个作为柱状的接点发挥功能。
多个导电体层37包含导电体层37-1、37-2、37-3、37-4及37-5。导电体层37-1、37-2、37-3、37-4及37-5分别连接在导电体层36-1、36-2、36-3、36-4及36-5的第1面。
多个导电体层38包含导电体层38-1、38-2、38-3、38-4及38-5。导电体层38-1、38-2、38-3、38-4及38-5分别连接在导电体层37-1、37-2、37-3、37-4及37-5的第1面。多个导电体层38的第1面以与绝缘体层56的第1面齐平面的方式设置。
在绝缘体层56及多个导电体层38的第1面上设置绝缘体层57。绝缘体层57包含例如氧化硅。
在与绝缘体层57相同层，设置多个导电体层39B、39D及39E。多个导电体层39B、39D及39E各自包含例如铜。
多个导电体层39B包含导电体层39B-1、39B-2、39B-3及39B-4。导电体层39B-1、39B-2、39B-3及39B-4分别连接在导电体层38-1、38-2、38-3及38-4的第1面。多个导电体层39B中的每一个以所述导电体层39B的第1面与电路芯片1-1的第1面齐平面的方式设置。多个导电体层39B作为用来将电路芯片1-1与存储体芯片1-2电连接的多个贴合垫BP发挥功能。
多个导电体层39E包含导电体层39E-1。导电体层39E-1连接在导电体层38-5的第1面。多个导电体层39E的第1面位于比多个导电体层39B的第1面靠半导体衬底70侧。多个导电体层39E的第2面位于与多个导电体层39B的第2面大致同等高度。
另外，图4所示的剖面中，仅图示多个导电体层39E中的导电体层39E-1，但不限于此。半导体存储装置1在XZ平面中可能包含2个以上的导电体层39E。
多个导电体层39D与多个导电体层39E对应设置。多个导电体层39D包含与导电体层39E-1对应的导电体层39D-1。XZ平面中，多个导电体层39D各自包含在X方向上隔着与所述导电体层39D对应的导电体层39E的沿X方向的一端侧的部分与另一端侧的部分。多个导电体层39D中的每一个与对应于所述导电体层39D的导电体层39E互相隔开设置。例如，XZ平面中，所述导电体层39D的沿X方向的一端侧的部分及所述导电体层39E以及所述导电体层39D的沿X方向的另一端侧的部分及所述导电体层39E分别通过绝缘体层57的第1部分隔开。
多个导电体层39D各自的沿X方向的一端侧的部分及另一端侧的部分的第1面例如在沿X方向与对应于所述导电体层39D的导电体层39E相邻的侧，各自具有位于比电路芯片1-1的第1面靠半导体衬底70侧的部分。由此，多个导电体层39E的各第1面、对应于所述导电体层39E的导电体层39D的第1面中位于比电路芯片1-1的第1面靠半导体衬底70侧的部分、以及绝缘体层57的第1部分的第1面形成比电路芯片1-1的第1面朝半导体衬底70侧凹陷的碟状构造。多个导电体层39D的第2面位于与多个导电体层39B的第2面、及多个导电体层39E的第2面大致同等高度。
另外，图4所示的剖面中，仅图示多个导电体层39D中与导电体层39E-1对应的导电体层39D-1，但不限于此。半导体存储装置1在XZ平面中，根据导电体层39E的数量，可能包含2个以上的导电体层39D。
此外，虽在图4中未图示，但YZ平面中包含多个导电体层39E的每一个、及对应于所述导电体层39E的导电体层39D的剖面构造例如与XZ平面中包含导电体层39D及39E的剖面构造相同。更具体来说，YZ平面中，多个导电体层39D各自包含在Y方向上隔着对应于所述导电体层39D的导电体层39E的沿Y方向的一端侧的部分与另一端侧的部分。YZ平面中，所述导电体39D的沿Y方向的一端侧的部分及所述导电体层39E以及所述导电体层39D的沿Y方向的另一端侧的部分及所述导电体层39E分别通过绝缘体层57的第1部分隔开。此外，多个导电体层39D各自的沿Y方向的一端侧的部分及另一端侧的部分的第1面例如在沿Y方向与对应于所述导电体层39D的导电体层39E相邻的侧，各自具有位于比电路芯片1-1的第1面靠半导体衬底70侧的部分。此外，YZ平面中，多个导电体层39E的各第1面、对应于所述导电体层39E的导电体层39D的第1面中位于比电路芯片1-1的第1面靠半导体衬底70侧的部分、以及绝缘体层57的第1部分的第1面与XZ平面的构造同样，形成比电路芯片1-1的第1面朝半导体衬底70侧凹陷的碟状构造。
多个绝缘体层58与多个导电体层39E对应设置。图4所示的剖面中，多个绝缘体层58包含对应于导电体层39E-1的绝缘体层58-1。多个绝缘体层58以嵌入朝所述半导体衬底70侧凹陷的碟状构造的方式设置。例如，绝缘体层58-1在XZ平面及YZ平面中，以嵌入碟状构造的方式设置，所述碟状构造由导电体层39D-1的第1面中比电路芯片1-1的第1面靠半导体衬底70侧的部分、导电体层39E-1的第1面、以及将导电体层39D-1及39E-1隔开的绝缘体层57的第1部分的第1面形成。多个绝缘体层58中的每一个以所述绝缘体层58的第1面与电路芯片1-1的第1面齐平面的方式设置。多个绝缘体层58由绝缘材料构成。所述绝缘材料包含例如氧化硅、氮化硅、或添加了氮的碳化硅(SiCN)。如果所述绝缘材料是氮化硅或添加了氮的碳化硅，那么例如能抑制铜从多个导电体层39D及39E扩散。
另外，图4所示的剖面中，仅图示多个绝缘体层58中与导电体层39E-1对应的绝缘体层58-1，但不限于此。半导体存储装置1在XZ平面中，根据导电体层39E的数量，可能包含2个以上的绝缘体层58。
根据如上的构成，多个导电体层39E中的每一个通过对应于所述导电体层39E的绝缘体层58与存储器芯片1-2的第2面分开。
接着，对存储器芯片1-2的剖面构造进行说明。
存储器芯片1-2包含导电体层30B、42、43及44、多个导电体层40B、40D、40E及41、绝缘体层54、55、59及61、多个绝缘体层60以及存储单元阵列10。
存储器芯片1-2中，在电路芯片1-1的第1面上设置绝缘体层59。绝缘体层59包含例如氧化硅。
在与绝缘体层59相同层，设置多个导电体层40B、40D及40E。多个导电体层40B、40D及40E各自包含例如铜。
多个导电体层40B与多个导电体层39B对应设置。多个导电体层40B包含导电体层40B-1、40B-2、40B-3及40B-4。导电体层40B-1、40B-2、40B-3及40B-4分别连接在导电体层39B-1、39B-2、39B-3及39B-4的第1面。多个导电体层40B作为用来将电路芯片1-1与存储器芯片1-2电连接的多个贴合垫BP发挥功能。根据这些构成，电路芯片1-1与存储器芯片1-2通过多个导电体层39B及40B电连接。
多个导电体层40E与多个导电体层39E对应设置。多个导电体层40E中的每一个与对应于所述导电体层40E的导电体层39E在Z方向上排列。多个导电体层40E的第1面位于与多个导电体层40B的第1面大致同等高度。多个导电体层40E的第2面位于比多个导电体层40B的第2面靠电极垫PD侧。
另外，图4所示的剖面中，仅图示多个导电体层40E中与导电体层39E-1对应的导电体层40E-1，但不限于此。半导体存储装置1在XZ平面中，根据导电体层39E的数量，可能包含2个以上的导电体层40E。
多个导电体层40D与多个导电体层40E对应设置。多个导电体层40D包含与导电体层40E-1对应的导电体层40D-1。XZ平面中，多个导电体层40D各自包含在X方向上隔着对应于所述导电体层40D的导电体层40E的沿X方向的一端侧的部分与另一端侧的部分。多个导电体层40D中的每一个与对应于所述导电体层40D的导电体层40E互相隔开设置。例如，XZ平面中，所述导电体层40D的沿X方向的一端侧的部分及所述导电体层40E以及所述导电体层40D的沿X方向的另一端侧的部分及所述导电体层40E分别通过绝缘体层59的部分隔开。
多个导电体层40D各自的沿X方向的一端侧的部分、及另一端侧的部分的第2面例如在沿X方向与对应于所述导电体层40D的导电体层40E相邻的侧，各自具有位于比存储器芯片1-2的第2面靠电极垫PD侧的部分。由此，多个导电体层40E各自的第2面、对应于所述导电体层40E的导电体层40D的第2面中位于比存储器芯片1-2的第2面靠电极垫PD侧的部分、以及将所述导电体层40D及40E隔开的绝缘体层59的部分的第2面形成比存储器芯片1-2的第2面朝电极垫PD侧凹陷的碟状构造。多个导电体层40D的第1面位于与多个导电体层40B的第1面、及多个导电体层40E的第1面大致同等高度。
另外，图4所示的剖面中，仅图示多个导电体层40D中与导电体层39E-1及40E-1对应的导电体层40D-1，但不限于此。半导体存储装置1在XZ平面内，根据导电体层39E及40E的数量，可能包含2个以上的导电体层40D。
此外，虽在图4中未图示，但YZ平面中包含多个导电体层40D的每一个、及对应于所述导电体层40D的导电体层40E的剖面构造例如与XZ平面中包含导电体层40D及40E的剖面构造相同。更具体来说，YZ平面中，多个导电体层40D各自包含在Y方向上隔着对应于所述导电体层40D的导电体层40E的沿Y方向的一端侧的部分与另一端侧的部分。YZ平面中，所述导电体40D的沿Y方向的一端侧的部分及所述导电体层40E以及所述导电体层40D的沿Y方向的另一端层的部分及所述导电体层40E分别通过绝缘体层59的部分隔开。此外，多个导电体层40D各自的沿Y方向的一端侧的部分、及另一端侧的部分的第2面例如在沿Y方向与对应于所述导电体层40D的导电体层40E相邻的侧，各自具有位于比存储器芯片1-2的第2面靠电极垫PD侧的部分。此外，YZ平面中，多个导电体层40E各自的第2面、对应于所述导电体层40E的导电体层40D的第2面中位于比存储器芯片1-2的第2面靠电极垫PD侧的部分、以及将所述导电体层40D及40E隔开的绝缘体层59的部分的第2面与XZ平面的构造同样，形成比存储器芯片1-2的第2面朝电极垫PD侧凹陷的碟状构造。
多个绝缘体层60与多个导电体层39E及40E对应设置。图4所示的剖面中，多个绝缘体层60包含对应于导电体层39E-1及40E-1的绝缘体层60-1。多个绝缘体层60以嵌入朝所述的电极垫PD侧凹陷的碟状构造的方式设置。例如，绝缘体层60-1在XZ平面及YZ平面中，以嵌入碟状构造的方式设置，所述碟状构造由导电体层40D-1的第2面中比存储器芯片1-2的第2面靠电极垫PD侧的部分、导电体层40E-1的第2面、以及将导电体层40D-1及40E-1隔开的绝缘体层59的部分的第2面形成。多个绝缘体层60中的每一个以所述绝缘体层60的第2面与存储器芯片1-2的第2面齐平面的方式设置。多个绝缘体层60由绝缘材料构成。所述绝缘材料包含例如氧化硅、氮化硅、或添加了氮的碳化硅。如果所述绝缘材料是氮化硅或添加了氮的碳化硅，那么例如能抑制铜从多个导电体层40D及40E扩散。
另外，图4所示的剖面中，仅图示多个绝缘体层60中与导电体层39E-1及40E-1对应的绝缘体层60-1，但不限于此。半导体存储装置1在XZ平面中，根据导电体层39E及40E的数量，可能包含2个以上的绝缘体层60。
根据如上的构成，多个导电体层40E中的每一个通过对应于所述导电体层40E的绝缘体层60与电路芯片1-1的第1面隔开。此外，多个绝缘体层60分别与多个绝缘体层58的第1面相接。
在绝缘体层59以及多个导电体层40B、40D及40E的第1面上，设置绝缘体层55。绝缘体层55包含例如氧化硅。在绝缘体层55内，设置多个导电体层41及42、以及存储单元阵列10的部分。
存储单元阵列10以导电体层34配置在半导体衬底70侧，导电体层30A配置在电极垫PD侧的方式设置。存储单元阵列10例如以导电体层30A的第2面位于与绝缘体层55的第1面同等高度的方式设置。也就是说，在绝缘体层55内，设置存储单元阵列10中的导电体层31及33～35、8层导电体层32、绝缘体层50、51及53、8层绝缘体层52、多个部件SHE、以及多个存储器柱MP的部分等。
多个导电体层41包含导电体层41-1、41-2、41-3、41-4及41-5。
导电体层41-1设置在导电体层40B-1的第1面上。导电体层41-1作为柱状的接点发挥功能。导电体层41-1的第1面连接在导电体层34的第2面。由此，位线BL经由导电体层36-1、37-1、38-1、39B-1、40B-1及41-1，电连接在晶体管Tr1。
导电体层41-2设置在导电体层40B-2的第1面上。导电体层41-2作为柱状的接点发挥功能。导电体层41-2在Z方向上贯通绝缘体层55。
导电体层41-3设置在导电体层40B-3的第1面上。导电体层41-3作为柱状的接点发挥功能。导电体层41-3在Z方向上贯通绝缘体层55。
导电体层41-4设置在导电体层40B-4的第1面上。导电体层41-4作为柱状的接点发挥功能。
在导电体层40E-1的第1面上设置导电体层41-5。导电体层41-5作为柱状的接点发挥功能。
在导电体层41-4及41-5的第1面上，设置连接导电体层41-4及41-5的导电体层42。根据这种构成，导电体层40E-1经由导电体层36-4、37-4、38-4、39B-4、40B-4、41-4、42及41-5，电连接在晶体管Tr4。
存储单元阵列10所含的导电体层30A包含例如设置在存储单元阵列10的绝缘体层50的第1面上、多个存储器柱MP的第1面上、及绝缘体层55的第1面上的部分。
导电体层30B在与导电体层30A相同层中，设置在绝缘体层55的第1面上。导电体层30A及30B互相隔开。
导电体层43设置在比绝缘体层55靠电极垫PD侧。导电体层43作为布线层发挥功能。导电体层43包含例如铝。导电体层43沿X方向延伸。导电体层43包含部分C1、C2及J。部分C1、J及C2沿X方向依序排列。部分C1与导电体层41-2的第1面、及绝缘体层55的第1面中包围导电体层41-2的第1面的区域相接。部分C2与导电体层30A的第1面中的至少一部分相接。部分J在比导电体层30A的第1面靠电极垫PD侧，将部分C1及C2电连接。根据这种构成，源极线SL经由导电体层36-2、37-2、38-2、39B-2、40B-2、41-2及43，电连接在晶体管Tr2。
导电体层44与导电体层41-3的第1面、及绝缘体层55的第1面中包围导电体层41-3的第1面的区域相接。导电体层44作为电极垫PD发挥功能。电极垫PD可通过例如接合线、焊球、金属块等连接在安装衬底或外部机器等。电极垫PD包含例如铜。根据这种构成，电极垫PD经由导电体层36-3、37-3、38-3、39B-3、40B-3及41-3，电连接在晶体管Tr3。
绝缘体层55、以及导电体层30A及30B的第1面上的不与导电体层43及44相接的区域中，将绝缘体层54设置到例如导电体层43的部分J的第2面的高度。绝缘体层54包含例如氧化硅。绝缘体层54例如将导电体层30A及30B间、导电体层30A及44间、导电体层30B及43间、导电体层30B及44间、以及导电体层43及44间分别电绝缘。
在导电体层43的第1面上、导电体层44的第1面上、以及绝缘体层54的第1面上的不与导电体层43及44相接的区域，除导电体层44的第1面上的作为电极垫PD发挥功能的部分外，设置绝缘体层61。绝缘体层61作为钝化膜发挥功能。绝缘体层61包含例如氮化硅或树脂材料等。
以上的构成中，多个导电体层39E中的每一个、对应于所述导电体层39E的绝缘体层58、对应于所述导电体层39E的绝缘体层60、及对应于所述导电体层39E的导电体层40E依序在Z2方向上排列。多个导电体层39E的每一个、对应于所述导电体层39E的导电体层40E、以及绝缘体层58及60作为电容元件发挥功能。多个导电体层39E及40E是作为电容元件的电极发挥功能的多个电极垫EP。此外，多个绝缘体层58的每一个、及对应于所述绝缘体层58的绝缘体层60是在Z方向上由2个电极垫EP夹着的绝缘体。所述电容元件例如是命令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行译码器模块15、及感测放大器模块16等的外围电路内的元件。包含导电体层39E-1及40E-1以及绝缘体层58-1及60-1的电容元件例如根据如所述的构成，在外围电路中，设置在晶体管Tr4及Tr5之间。
另外，多个导电体层39D及40D是不作为电极发挥功能的多个虚设垫DP。多个虚设垫DP在后述的半导体存储装置1的制造方法中，为了形成电路芯片1-1侧的所述碟状构造及存储器芯片1-2侧的所述碟状构造而设置。
1.1.5.2贴合垫及电容元件的构造
[XY平面的构造]
使用图5，对贴合垫BP及包含在与贴合垫BP相同层的电容元件的构造进行说明。图5是表示实施方式的半导体存储装置的XY平面的剖面构造的一例，且与图4的沿Z方向的V-V线同等高度处的半导体存储装置的剖视图。图5中，表示半导体存储装置1全体的剖面构造。
图5所示的剖面中，半导体存储装置1被分割成区域CR及多个区域OR。图5中，区域CR是由虚线包围的斜线区域。
区域CR是供多个导电体层39B设置的区域。在区域CR，设置例如多个导电体层39B及绝缘体层57的第2部分。绝缘体层57的第2部分是与绝缘体层57的第1部分不同的部分。绝缘体层57的第2部分包围多个导电体层39B中的每一个的周围。由此，多个导电体层39B中的每一个在与所述导电体层39B相同层中，与所述导电体层39B的其它多个导电体层39B、以及多个导电体层39D及39E隔开。
多个区域OR是图5所示的半导体存储装置1的剖面中除区域CR外的区域。此外，多个区域OR是供多个导电体层39D及39E设置的区域。
多个区域OR包含例如区域OR1、OR2、OR3及OR4。各区域OR1、OR2及OR3由区域CR包围。各区域OR1、OR2及OR3设置成例如具有与X方向平行的边及与Y方向平行的边的矩形状。区域OR4是包围区域CR的区域。
各区域OR1、OR2及OR3包含多个区域ER。多个区域ER分别对应于多个导电体层39D及39E。在多个区域ER中的每一个，设置对应于所述区域ER的导电体层39D及39E。对应于所述区域ER的导电体层39D例如设置成环状包围对应于所述区域ER的导电体层39E周围。多个导电体层39D中的每一个的尺寸能根据对应于所述导电体层39D的导电体层39E的尺寸决定。在对应于多个区域ER中的每一个的导电体层39D及39E间，设置将所述导电体层39D及39E隔开的绝缘体层57的第1部分。根据这种构成，多个导电体层39D中的每一个与对应于所述导电体层39D的导电体层39E通过绝缘体层57电绝缘。
在各区域OR1、OR2及OR3，例如以在Y方向上排列的方式配置4个区域ER。也就是说，各区域OR1、OR2及OR3中，4个导电体层39D及39E的组以在Y方向上排列的方式配置。多个区域ER中的每一个由与所述区域ER相邻的区域ER及绝缘体层57的第3部分隔开。绝缘体层57的第3部分是与绝缘体层57的第1部分及第2部分不同的部分。
另外，图5所示的例中，已表示半导体存储装置1包含1个区域CR的情况，但不限于此。半导体存储装置1也可包含2个以上的区域CR。
此外，图5所示的例中，已表示半导体存储装置1包含由区域CR包围的3个区域OR1、OR2及OR3的情况，但不限于此。半导体存储装置1也可不包含由区域CR包围的区域OR，也可包含由区域CR包围的1个、2个或4个以上的区域OR。
此外，图5所示的例中，已表示各区域OR1、OR2及OR3的形状为矩形状的情况，但不限于此。各区域OR1、OR2及OR3也可设置成例如其它多边形状。
此外，图5所示的例中，已表示区域OR4中不包含多个导电体层39D及39E的情况，但不限于此。也可在区域OR4设置1个以上的导电体层39D及39E。
此外，图5所示的例中，已表示各区域OR1、OR2及OR3中，4个导电体层39E(4个区域ER)在Y方向上排列的情况，但不限于此。导电体层39E也可以在X方向上排列的方式设置，在X方向及Y方向上排列的导电体层39E的数量也可分别设为1个～3个或5个以上。此外，多个区域OR中的每一个的多个导电体层39E的配置能设为任意的配置。例如，在多个区域OR中的每一个，多个导电体层39E也可格子状设置。也就是说，也可在X方向及Y方向上分别排列2个以上导电体层39E。
此外，图5所示的例中，已表示从Z方向观察，多个导电体层39E的尺寸分别相同的情况，但不限于此。也可为从Z方向观察，多个导电体层39E的尺寸各不相同。
此外，虽省略图示，但包含多个导电体层40B、40D及40E以及绝缘体层59的XY平面的剖面构造与图5所示的剖面构造实质上相同。此外，从上方观察，多个导电体层39E中的每一个的尺寸与对应于所述导电体层39E的导电体层40E的尺寸例如互相大致相同。
[XZ平面的构造]
接着，使用图6，对贴合垫BP、及包含在与贴合垫BP相同层的电容元件的XZ平面的剖面构造进行说明。图6是表示实施方式的半导体存储装置具备的贴合垫及电容元件的XZ平面的剖面构造的一例的剖视图。
另外，以下，关于贴合垫BP，说明将导电体层39B-2及40B-2连接的部分的剖面构造。然而，关于其它多个导电体层39B中的每一个、及与对应于所述导电体层39B的导电体层40B连接的部分的剖面构造也同样。
此外，以下，关于电容元件，说明包含导电体层39E-1及40E-1、以及绝缘体层58-1及60-1的电容元件的剖面构造。然而，关于包含其它多个导电体层30E中的每一个、对应于所述导电体层39E的导电体层40E、以及绝缘体层58及60的电容元件的剖面构造也同样。
在将电路芯片1-1与存储器芯片1-2贴合的贴合面中，导电体层39B-2的面积与导电体层40B-2的面积例如大致相同。导电体层39B-2及40B-2例如在XZ平面中设置成包含导电体层39B-2及40B-2的剖面构造的第1面、侧面及第2面由未图示的势垒金属覆盖。导电体层39B-2及40B-2分别通过例如镶嵌法形成。所述情况下，导电体层39B-2的侧面具有向Z1方向变细的锥形状。此外，导电体层40B-2的侧面具有向Z2方向变细的锥形状。
导电体层39E-1例如在XZ平面中设置成导电体层39E-1的第2面及侧面由未图示的势垒金属覆盖。此外，导电体层40E-1例如在XZ平面中设置成导电体层40E-1的第1面及侧面由未图示的势垒金属覆盖。导电体层39E-1及40E-1分别与导电体层39B-2及40B-2同样，通过例如镶嵌法形成。所述情况下，导电体层39E-1的侧面与导电体层39B-2同样，具有向Z1方向变细的锥形状。此外，导电体层40E-1的侧面与导电体层40B-2同样，具有向Z2方向变细的锥形状。
导电体层39D-1例如在XZ平面中，设置成导电体层39D-1的第2面及侧面由未图示的势垒金属覆盖。导电体层40D-1例如在XZ平面中，设置成导电体层40D-1的第1面及侧面由未图示的势垒金属覆盖。导电体层39D-1及40D-1分别与导电体层39B-2及39E-1同样，通过例如镶嵌法形成。所述情况下，沿X方向的导电体层39D-1的一端侧的部分及另一端侧的部分的各侧面与导电体层39B-2及39E-1同样，具有向Z1方向变细的锥形状。此外，沿X方向的导电体层40D-1的一端侧的部分及另一端侧的部分的各侧面与导电体层40B-2及40E-1同样，具有向Z2方向变细的锥形状。
如上的构成中，可能因导电体层39B-2及40B-2一体化，而难以确认导电体层39B-2及40B-2的边界。然而，这种情况下，也能通过因贴合位置偏差引起的包含导电体层39B-2及40B-2的剖面构造的变形，确认导电体层39B-2及40B-2的贴合。此外，例如能通过因导电体层39B-2的侧面的势垒金属、及导电体层40B-2的侧面的势垒金属的位置偏差而产生的不连续部位，确认导电体层39B-2及40B-2的贴合。
此外，导电体层39B-2的侧面及导电体层40B-2的侧面各自具有锥形状的情况下，XZ平面中，由导电体层39B-2的侧面及导电体层40B-2的侧面形成的边界线并非直线状。因此，不论是否存在贴合位置偏差，包含导电体层39B-2及40B-2的剖面构造都是非矩形状。因此，能确认导电体层39B-2及40B-2的贴合。
此外，如上所述，在形成势垒金属的情况下，XZ平面中，导电体层39B-2的第2面、导电体层39B-2的侧面、导电体层40B-2的侧面及导电体层40B-2的第1面由势垒金属覆盖。相对于此，使用铜的一般布线层中，在铜的上表面设置具有防止铜氧化功能的绝缘体层(氮化硅或具有氮的碳化硅等)，不设置势垒金属。因此，即使未产生贴合位置偏差，也能与一般的布线层区分。另外，虽在图6中未图示，但关于YZ平面中连接导电体层39B与导电体层40B的部分的剖面构造、以及包含导电体层39E及40E与绝缘体层58及60的电容元件的剖面构造，例如也与图6所示的XZ平面的各剖面构造相同。
1.2半导体存储装置的制造方法
使用图7～图15，对半导体存储装置1的制造方法进行说明。图7及图9～图15是用来说明实施方式的半导体存储装置的制造方法的一例的剖视图。图7及图9～图15所示的剖视图与图4所示的区域对应。图8是用来说明实施方式的半导体存储装置的制造方法的一例的俯视图。图8所示的俯视图是用来表示用来形成图5所示的区域的掩模的图。
首先，如图7所示，在半导体衬底70的第1面上，形成晶体管Tr1、Tr2、Tr3、Tr4及Tr5、以及多个导电体层36、37及38。此外，以嵌埋晶体管Tr1、Tr2、Tr3、Tr4及Tr5、以及多个导电体层36、37及38的方式，将绝缘体层56形成到与多个导电体层38的第1面同等高度。此外，在多个导电体层38的第1面上及绝缘体层56的第1面上，形成绝缘体层57。
接着，如图8所示，在形成的绝缘体层57的第1面上，形成具有多个开口部BOP、EOP及DOP的掩模M1。多个开口部BOP、EOP及DOP分别与多个贴合垫BP、多个电极垫EP及多个虚设垫DP对应设置。由此，多个开口部DOP中的每一个以包围对应于所述开口部DOP的开口部EOP周围的方式配置。
并且，如图9所示，通过使用形成的掩模M1的各向异性蚀刻，将绝缘体层57中与多个贴合垫BP、多个电极垫EP及多个虚设垫DP对应的区域去除。本步骤中的各向异性蚀刻例如是RIE(Reactive Ion Etching：反应性离子蚀刻)。之后，将掩模M1去除。
然后，如图10所示，以嵌入通过使用掩模M1的各向异性蚀刻去除的空间的方式，在多个导电体层38的第1面上、绝缘体层56的第1面中未设置绝缘体层57的部分上、及绝缘体层57的第1面上，形成导电体层39。
接着，如图11所示，通过例如CMP(Chemical Mechanical Polishing：化学机械抛光)，将导电体层39的第1端侧的部分去除。由此，形成多个导电体层39B、39D及39E。本步骤中，导电体层39中嵌入到多个开口部EOP及DOP的部分、以及配置在多个开口部EOP中的每一个与包围所述开口部EOP的开口部DOP间的绝缘体层57的部分中，产生凹陷及腐蚀。因这种凹陷及腐蚀，形成供绝缘体层58嵌入的朝半导体衬底70侧凹陷的碟状构造。如果像实施方式的半导体存储装置1那样，以包围多个电极垫EP中的每一个的周围的方式，配置对应于所述电极垫EP的虚设垫DP，那么本步骤中，能以多个电极垫EP的第1面位于比贴合垫BP的第1面充分靠半导体衬底70侧的方式，产生凹陷及腐蚀。
并且，在绝缘体层57以及多个导电体层39B、39D及39E的第1面上堆积绝缘体。然后，通过例如CMP，将所述堆积的绝缘体中的Z方向上比绝缘体层57靠第1端侧的部分去除。由此，如图12所示，形成多个绝缘体层58。
通过以上的步骤，形成电路芯片1-1。
接着，如图13所示，在半导体衬底100的第2面上，形成导电体层30、存储单元阵列10中除导电体层30A外的部分、多个导电体层40B、40D、40E及41、导电体层42、绝缘体层55及59、以及多个绝缘体层60。导电体层30包含与导电体层30A及30B对应的部分。通过本步骤，形成存储器芯片1-2的部分。另外，形成多个导电体层40B、40D及40E、绝缘体层59以及多个绝缘体层60的步骤与使用图8～图12说明的形成多个导电体层39B、39D及39E、绝缘体层57以及多个绝缘体层58的步骤实质上相同。
并且，如图14所示，执行电路芯片1-1与存储器芯片1-2的贴合处理及半导体衬底100的去除。更具体来说，电路芯片1-1所含的作为贴合垫BP发挥功能的多个导电体层39B、与存储器芯片1-2所含的作为贴合垫BP发挥功能的多个导电体层40B以对向的方式配置。此外，通过热处理，将对向的贴合垫BP彼此接合。通过这种贴合处理，电路芯片1-1所含的作为电容元件的电极发挥功能的多个导电体层39E、与存储器芯片1-2所含的作为电容元件的电极发挥功能的多个导电体层40E以介隔多个绝缘体层58及60，在Z方向上排列的方式配置。之后，将半导体衬底100去除。
然后，如图15所示，形成导电体层30A及30B以及绝缘体层54。更具体来说，通过例如使用微影及蚀刻的处理等，将导电体层30分离成导电体层30A及30B。此外，在导电体层30A及30B的第1面上、绝缘体层55的第1面上中未设置导电体层30A及30B的部分、以及导电体层41-2及41-3的第1面上，堆积绝缘体。
接着，形成导电体层43及44以及绝缘体层61。由此，形成图4所示的半导体存储装置1。更具体来说，通过例如使用微影及蚀刻的处理等，将绝缘体层54中预定分别形成导电体层43的部分C1及C2、以及将导电体层44与导电体层41-3连接的部分的区域去除。并且，在导电体层41-2及41-3的第1面上、导电体层30A的部分的第1面上、绝缘体层54的第1面上、以及绝缘体层55的第1面中包围导电体层41-2及41-3的部分上，例如以沿Z方向的厚度大致相同的方式形成导电体。然后，通过例如使用微影及蚀刻的处理等，将所述形成的导电体分离成导电体层43及44。此外，除作为电极垫PD发挥功能的导电体层44的至少一部分外，还形成绝缘体层61。
另外，以上说明的制造方法只不过为一例，可在各步骤间插入其它步骤，也可替换步骤的顺序。例如，由于电路芯片1-1及存储器芯片1-2使用互不相同的半导体衬底70及100形成，所以形成图7～图12所示的电路芯片1-1的步骤、与形成图13所示的存储器芯片1-2的部分的步骤能并行进行。
1.3效果
根据实施方式，能抑制半导体存储装置1的尺寸增大。以下对实施方式的效果进行说明。
根据实施方式，半导体存储装置1具备电路芯片1-1及存储器芯片1-2。半导体存储装置1在电路芯片1-1及存储器芯片1-2的边界区域中，包含：设置在电路芯片1-1的多个导电体层39B、及设置在存储器芯片1-2，且下表面与多个导电体层39B的上表面相接的多个导电体层40B。此外，半导体存储装置1在与多个导电体层39B相同层，包含与多个导电体层39B排列设置的多个导电体层39E。此外，半导体存储装置1在与多个导电体层40B相同层，包含与多个导电体层40B排列设置的多个导电体层40E。多个导电体层39E与多个导电体层40E对应设置。多个导电体层39E中的每一个与对应于所述导电体层39E的导电体层40E在Z方向上互相隔开排列。此外，半导体存储装置1在电路芯片1-1及存储器芯片1-2的边界区域，包含多个绝缘体层58及60。多个绝缘体层58及60与多个导电体层39E及40E对应设置。多个导电体层39E中的每一个与对应于所述导电体层39E的导电体层40E在Z方向上夹着对应于所述导电体层39E及40E的绝缘体层58及60。通过这种构成，多个导电体层39E及40E以及多个绝缘体层58及60在电路芯片1-1及存储器芯片1-2的边界区域，构成多个电容元件。由此，能将电容元件形成在半导体衬底70的上方，来取代形成在半导体衬底70上。因此，抑制形成在半导体衬底70上的元件数量增加，及半导体衬底70的尺寸增大。因此，能抑制半导体存储装置1的尺寸增大。
此外，根据实施方式的半导体存储装置1，例如与将电容元件设置在绝缘体层55内的情况，及将电容元件设置在绝缘体层56内的情况相比，电容元件的配置较为容易。如果进行补充，那么例如设置在绝缘体层56内的布线在将电路芯片1-1与存储器芯片1-2电连接时，以电路芯片1-1内的电连接有效的方式配置。此外，例如设置在绝缘体层55内的布线与设置在绝缘体层56内的布线同样，以存储器芯片1-2内的电连接有效的方式配置。因此，设置在绝缘体层55及56内的布线可能能会配置得较为复杂。因此，在将电容元件设置在绝缘体层55内的情况，及将电容元件设置在绝缘体层56内的情况下，分别存在难以确保配置电容元件的区域的可能性。另一方面，作为贴合垫BP发挥功能的多个导电体层39B及40B例如为了将电路芯片1-1与存储器芯片1-2贴合容易化，而与设置在绝缘体层55及56内的布线相比简单地配置。由此，根据实施方式的半导体存储装置，由于多个导电体层39E及40E设置在与多个导电体层39B及40B相同层，所以不会难以确保配置电容元件的区域。
此外，实施方式的半导体存储装置1在XY平面中，包含分别包围多个导电体层39E，作为虚设垫DP发挥功能的多个导电体层39D。根据这种构成，如制造方法的图11所示的步骤所说明，供多个绝缘体层58嵌入的碟状构造通过凹陷及腐蚀，在与多个导电体层39B、39D及39E相同的步骤中形成。由此，无须为了形成供多个绝缘体层58嵌入的碟状构造，而执行与形成多个导电体层39B、39D及39E的步骤不同的步骤。此外，供多个绝缘体层60嵌入的碟状构造与供多个绝缘体层58嵌入的碟状构造同样，在与多个导电体层40B、40D及40E相同的步骤中形成。因此，能抑制半导体存储装置1的良率降低。
此外，根据实施方式的半导体存储装置1，多个导电体层39D中的每一个以环状包围对应于所述导电体层39D的导电体层39E周围的方式配置。如果是这种多个导电体层39D的配置，那么能抑制多个导电体层39D的面积增加，且有效产生制造方法的图11所示的步骤中的CMP的凹陷及腐蚀。此外，关于多个导电体层40D及40E也同样，能抑制多个导电体层40D的面积增加，且在形成存储器芯片1-2的部分的步骤中，有效产生CMP的凹陷及腐蚀。根据这些构成，也能抑制半导体存储装置1的尺寸增大。
2變化例
所述实施方式能进行各种变化。以下，对变化例的半导体存储装置进行说明。
2.1第1变化例
所述实施方式中，已表示各电极垫EP从Z方向观察，由对应于所述电极垫EP的1个虚设垫DP包围的情况，但不限于此。半导体存储装置也可构成为各电极垫EP从Z方向观察，由多个虚设垫DP包围。以下的说明中，关于第1变化例的半导体存储装置1的构成及制造方法，主要对与实施方式的半导体存储装置的构成及制造方法不同的点进行说明。
使用图16，对第1变化例的半导体存储装置1的剖面构造进行说明。图16是表示第1变化例的半导体存储装置的XZ平面的剖面构造的一例的剖视图。图16与图4所示的实施方式的半导体存储装置的剖面构造对应。
对电路芯片1-1的构造进行说明。
XZ平面中，多个导电体层39E中的每一个由对应于所述导电体层39E的2个导电体层39D夹着。图16中，仅图示在X方向上夹着导电体层39E-1的2个导电体层39D-1及39D-2。XZ平面中，多个导电体层39E中的每一个通过绝缘体层57的第1部分分别与对应于所述导电体层39E的2个导电体层39D隔开。
图16所示的剖面中，在X方向上夹着多个导电体层39E中的每一个的2个导电体层39D的第1面例如在与对应于所述2个导电体层39D的导电体层39E相邻的侧，各自具有位于比电路芯片1-1的第1面靠半导体衬底70侧的部分。由此，多个导电体层39E的各第1面、对应于所述导电体层39E的2个导电体层39D的第1面中位于比电路芯片1-1的第1面靠半导体衬底70侧的部分、以及绝缘体层57的第1部分的第1面形成比电路芯片1-1的第1面朝半导体衬底70侧凹陷的碟状构造。
另外，虽图16中未图示，但YZ平面中，多个导电体层39E中的每一个在Y方向上由对应于所述导电体层39E的2个导电体层39D夹着，且所述导电体层39D例如与在X方向上夹着所述导电体层39E的2个导电体层39D不同。YZ平面中，多个导电体层39E中的每一个通过绝缘体层57的第1部分，分别与在Y方向上夹着所述导电体层39E的2个导电体层39D分开。此外，在Y方向上夹着多个导电体层39E的2个导电体层39D的第1面例如在与对应于所述2个导电体层39D的导电体层39E相邻的侧，各自具有位于比电路芯片1-1的第1面靠半导体衬底70侧的部分。此外，YZ平面中，多个导电体层39E的各第1面、对应于所述导电体层39E的2个导电体层39D的第1面中位于比电路芯片1-1的第1面靠半导体衬底70侧的部分、以及绝缘体层57的第1部分的第1面与XZ平面的构造同样，形成比电路芯片1-1的第1面朝半导体衬底70侧凹陷的碟状构造。
对存储器芯片1-2的构造进行说明。
XZ平面中，多个导电体层40E中的每一个由对应于所述导电体层40E的2个导电体层40D夹着。图16中，仅图示在X方向上夹着导电体层40E-1的2个导电体层40D-1及40D-2。XZ平面中，多个导电体层40E中的每一个通过绝缘体层59的部分，分别与所述导电体层40E及对应于所述导电体层40E的2个导电体层40D隔开。
图16所示的剖面中，在X方向上夹着多个导电体层40E中的每一个的2个导电体层40D的第2面例如在与对应于所述2个导电体层40D的导电体层40E相邻的侧，各自具有位于比存储器芯片1-2的第2面靠电极垫PD侧的部分。由此，多个导电体层40E的各第2面、对应于所述导电体层40E的2个导电体层40D的第2面中位于比存储器芯片1-2的第2面靠电极垫PD侧的部分、以及绝缘体层59的部分的第2面形成比存储器芯片1-2的第2面朝电极垫PD侧凹陷的碟状构造。
另外，虽图16中未图示，但在YZ平面中，多个导电体层40E中的每一个在Y方向上由对应于所述导电体层40E的2个导电体层40D夹着，且所述导电体层40D例如与在X方向上夹着所述导电体层40E的2个导电体层40D不同。YZ平面中，多个导电体层40E中的每一个通过绝缘体层59的部分，分别与在Y方向上夹着所述导电体层40E的2个导电体层40D隔开。此外，在Y方向上夹着多个导电体层40E的2个导电体层40D的第2面例如在与对应于所述2个导电体层40D的导电体层40E相邻的侧，各自具有位于比存储器芯片1-2的第2面靠电极垫PD侧的部分。此外，YZ平面中，多个导电体层40E各自的第2面、对应于所述导电体层40E的2个导电体层40D的第2面中位于比存储器芯片1-2的第2面靠电极垫PD侧的部分、以及绝缘体层59的部分的第2面与XZ平面的构造同样，形成比存储器芯片1-2的第2面朝电极垫PD侧凹陷的碟状构造。
接着，使用图17，对贴合垫BP及包含在与贴合垫BP相同层的电容元件的构造进行说明。图17是表示第1变化例的半导体存储装置的XY平面的剖面构造的一例，且与图16的沿Z方向的XVII-XVII线同等高度处的半导体存储装置的剖视图。图17与图5所示的实施方式的半导体存储装置全体的剖面构造对应。
图17中，表示各区域OR1、OR2及OR3中，3个区域ER以在Y方向上排列的方式配置的例子。也就是说，各区域OR1、OR2及OR3中，3个导电体层39E在Y方向上排列。然而，多个区域ER及多个导电体层39E的数量及配置不限于此。多个区域ER及多个导电体层39E的数量及配置与实施方式同样，能设为任意的数量及配置。
在多个区域ER中的每一个，设置多个导电体层39D及导电体层39E。图17所示的例中，在多个区域ER中的每一个，设置8个导电体层39D。多个导电体层39D各自的尺寸例如与多个导电体层39E各自的尺寸相同。
在多个区域ER中的每一个，8个导电体层39D以包围对应于所述区域ER的导电体层39E周围的方式设置。在多个区域ER中的每一个，8个导电体层39D及导电体层39E例如格子状配置。另外，虽未图示，但在多个区域ER中的每一个，多个导电体层39D各自例如在与导电体层39E相邻的侧，具有位于比电路芯片1-1的上表面靠半导体衬底70侧的部分。
另外，图17所示的例中，已表示在多个区域ER中的每一个，设置8个导电体层39D的例子，但设置在多个区域ER中的每一个的导电体层39D的数量不限于8个。多个导电体层39D只要在多个区域ER中的每一个，以包围对应于所述区域ER的导电体层39E周围的方式设置即可，设置在多个区域ER中的每一个的导电体层39D的数量可设为2个以上7个以下，或9个以上。
此外，图17所示的例中，已表示多个导电体层39D及39E各自为正方形状，且多个导电体层39D各自的尺寸与多个导电体层39E各自的尺寸相同的情况。如果是这种多个导电体层39D及39E的尺寸及形状，那么能简化多个导电体层39D及39E的配置。由此，能抑制多个导电体层39D及39E的配置复杂化、制造变困难、及步骤变复杂。
然而，多个导电体层39D及39E的尺寸及形状不限于如上所述的尺寸及形状。例如，多个导电体层39D各自的尺寸也可与多个导电体层39E各自的尺寸不同。此外，多个导电体层39D的尺寸也可各不相同。此外，多个导电体层39D及导电体层39E的形状不限于正方形状，也可为X方向或Y方向上较长的矩形状。
在多个区域ER中的每一个，绝缘体层57的第1部分设置在，在所述区域ER设置的导电体层39E及多个导电体层39D中的每一个之间、及在所述区域ER设置的多个导电体层39D中相邻的2个导电体层39D之间。由此，在多个区域ER中的每一个，导电体层39E与多个导电体层39D中的每一个隔开。此外，在多个区域ER中的每一个，多个导电体层39D互相隔开。
此外，虽省略图示，但包含多个导电体层40B、40D及40E以及绝缘体层59的剖面构造与图17所示的剖面构造实质上相同。
关于第1变化例的半导体存储装置1的制造方法，对与实施方式的半导体存储装置的制造方法不同的点进行说明。
第1变化例的半导体存储装置1中，在多个区域ER中的每一个设置多个导电体层39D。由此，在相当于实施方式的图11的步骤中，在以嵌入通过使用掩模M1的各向异性蚀刻去除的空间的方式形成的导电体层39中对应于多个开口部DOP及EOP的部分、设置在多个开口部EOP中的每一个与包围所述开口部EOP的多个开口部DOP之间的绝缘体层57的部分、以及配置在所述多个开口部DOP中相邻的2个开口部DOP之间的绝缘体层57的部分，产生凹陷及腐蚀。由此，形成朝半导体衬底70侧凹陷的碟状构造。根据第1变化例的虚设垫DP的配置，本步骤中，也能以多个电极垫EP的第1面位于比贴合垫BP的第1面充分靠半导体衬底70侧的方式，产生凹陷及腐蚀。
根据第1变化例，也与实施方式同样，能抑制半导体存储装置1的尺寸增大。此外，根据第1变化例，也与实施方式同样，不难确保配置电容元件的区域。此外，根据第1变化例，也与实施方式同样，能抑制半导体存储装置的良率降低。
2.2第2变化例
所述实施方式及第1变化例中，表示出在与多个导电体层39E相同层，设置虚设垫DP也就是多个导电体层39D的例子，但不限于此。半导体存储装置也可在与多个导电体层39E相同层不包含虚设垫DP。以下的说明中，关于第2变化例的半导体存储装置1的构成及制造方法，主要对与实施方式的半导体存储装置1的构成及制造方法、以及第1变化例的半导体存储装置1的构成及制造方法不同的点进行说明。
使用图18及图19，对第2变化例的半导体存储装置1的剖面构造进行说明。图18是表示第2变化例的半导体存储装置的XZ平面的剖面构造的一例的剖视图。图19是表示第2变化例的半导体存储装置的XY平面的剖面构造的一例的剖视图。图18与图4及图16所示的半导体存储装置的剖面构造对应。图19与图5及图17所示的半导体存储装置的剖面构造对应。
如图18所示，电路芯片1-1中，半导体存储装置1不包含多个导电体层39D。
绝缘体层57的第1面以与电路芯片1-1的第1面齐平面的方式设置。
多个导电体层39E的各第1面、及绝缘体层57中包围所述导电体层39E的部分的侧面形成朝半导体衬底70侧凹陷的构造。多个绝缘体层58中的每一个以嵌入朝所述半导体衬底70侧凹陷的构造的方式设置。
存储器芯片1-2中，半导体存储装置1不包含多个导电体层40D。
绝缘体层59的第2面以与存储器芯片1-2的第2面齐平面的方式设置。
多个导电体层40E的第2面、及绝缘体层59中包围所述导电体层40E的部分的侧面形成朝电极垫PD侧凹陷的构造。多个绝缘体层60中的每一个以嵌入朝所述电极垫PD侧凹陷的构造的方式设置。
如图19所示，XY平面中，半导体存储装置1的构造除不包含多个导电体层39D外，还与图5所示的实施方式的半导体存储装置的XY平面的构造相同。
接着，使用图20～图25，对第2变化例的半导体存储装置1的制造方法进行说明。图20是用来说明第2变化例的半导体存储装置的制造方法的一例的俯视图。图20是用来表示用来形成对应于图19的区域的掩模的图。图21～图25是用来说明第2变化例的半导体存储装置的制造方法的一例的剖视图。图21～图25所示的剖视图与图18所示的区域对应。
形成电路芯片1-1时，与实施方式的图7所示的步骤同样，形成晶体管Tr1、Tr2、Tr3、Tr4及Tr5、多个导电体层36、37及38、以及绝缘体层56及57。
接着，如图20所示，在形成的绝缘体层57的第1面上，形成具有多个开口部BOP及EOP的掩模M1。多个开口部BOP及EOP分别与多个贴合垫BP及多个电极垫EP对应设置。
并且，如图21所示，通过使用形成的掩模M1的各向异性蚀刻，与实施方式的图9所示的步骤同样，将绝缘体层57中与贴合垫BP及电极垫EP对应的区域去除。
然后，如图22所示，与实施方式的图10所示的步骤同样，形成导电体层39。
接着，如图23所示，通过例如CMP，将导电体层39中在Z方向上比绝缘体层57靠第1端侧的部分去除。由此，形成多个导电体层39B及39E。另外，第2变化例的半导体存储装置1中，与实施方式及第1变化例不同，在多个电极垫EP中的每一个的周围未配置虚设垫。因此，本步骤中，未产生凹陷及腐蚀。
并且，在多个导电体层39B及绝缘体层57的第1面上，形成具有对应于多个导电体层39E的开口部的掩模M2。然后，如图24所示，通过使用形成的掩模M2的各向异性蚀刻，将多个导电体层39E的第1端侧的部分去除。通过本步骤，多个导电体层39E的第1面位于比多个导电体层39B的第1面靠半导体衬底70侧。此外，能获得由多个导电体层39E的第1面、及包围所述导电体层39E的绝缘体层57的第1部分的侧面形成的朝半导体衬底70侧凹陷的构造。
然后，在绝缘体层57、多个导电体层39B及39E的第1面上，堆积绝缘体。接着，通过例如CMP，将所述堆积的绝缘体中在Z方向上比绝缘体层57靠第1端侧的部分去除。由此，如图25所示，形成多个绝缘体层58。
通过以上的步骤，形成电路芯片1-1。
接着，在半导体衬底100的第2面上，形成导电体层30、存储单元阵列10中除导电体层30A外的部分、多个导电体层40B、40E及41、导电体层42、绝缘体层55及59、以及多个绝缘体层60。通过本步骤，形成存储器芯片1-2的部分。另外，形成多个导电体层40B及40E、绝缘体层59以及多个绝缘体层60的步骤与使用图20～图25说明的形成多个导电体层39B及39E、绝缘体层57以及多个绝缘体层58的步骤实质上相同。
其它步骤与实施方式的半导体存储装置的制造方法相同。
根据第2变化例，也与实施方式及第1变化例同样，能抑制半导体存储装置1的尺寸增大。此外，根据第2变化例，也与实施方式及第1变化例同样，不会难以确保配置电容元件的区域。
此外，根据第2变化例，也可不在多个导电体层39E的周围设置虚设垫。根据这种构成，也能抑制半导体存储装置1的尺寸增大。
2.3第3变化例
所述实施方式、第1变化例及第2变化例中，已以多个导电体层39E各自的尺寸与对应于所述导电体层39E的导电体层40E的尺寸彼此相同的情况为例而表示，但不限于此。多个导电体层39E各自的尺寸与对应于所述导电体层39E的导电体层40E的尺寸也可不同。以下的说明中，关于第3变化例的半导体存储装置1的构成，主要对与第2变化例的半导体存储装置的构成不同的点进行说明。另外，由于第3变化例的半导体存储装置1的制造方法可与第2变化例的半导体存储装置的制造方法相同，所以省略其说明。
使用图26，对第3变化例的半导体存储装置1的构成进行说明。图26是表示第3变化例的半导体存储装置的XZ平面的剖面构造的一例的剖视图。图26与图4、图16及图18所示的半导体存储装置的剖面构造对应。
第3变化例中，从上方观察，多个导电体层39E中的每一个与对应于所述导电体层39E的导电体层40E的尺寸不同。例如，多个导电体层39E各自的尺寸大于对应于所述导电体层39E的导电体层40E的尺寸。由此，如图26所示，沿X方向的导电体层39E-1的长度长于沿X方向的导电体层40E-1的长度。另外，图26所示的例中，作为一例，已表示导电体层39E-1的尺寸大于导电体层40E-1的情况，但不限于此。半导体存储装置1只要多个导电体层39E各自的尺寸与对应于所述导电体层39E的导电体层40E的尺寸不同即可。例如，多个导电体层39E各自的尺寸也可大于对应于所述导电体层39E的导电体层40E的尺寸。
多个绝缘体层58各自的尺寸从上方观察，例如与对应于所述绝缘体层58的导电体层39的尺寸相同。多个绝缘体层60各自的尺寸例如与对应于所述绝缘体层60的导电体层40的尺寸相同。由此，在多个导电体层39E各自的尺寸大于对应于所述导电体层39E的导电体层40E的尺寸的情况下，对应于所述导电体层39E的绝缘体层58的尺寸例如大于对应于所述导电体层40E的绝缘体层60的尺寸。此外，在多个导电体层39E各自的尺寸小于对应于所述导电体层39E的导电体层40E的尺寸的情况下，对应于所述导电体层39E的绝缘体层58的尺寸例如小于对应于所述导电体层40E的绝缘体层60的尺寸。
根据第3变化例，也发挥与第2变化例相同的效果。
此外，根据第3变化例，多个导电体层39E各自的尺寸与对应于所述导电体层39E的导电体层40E的尺寸不同。由此，能抑制制造方法的贴合处理中因电路芯片1-1及存储器芯片1-2的位置偏移引起的电容元件的电容变化。
另外，第3变化例也可与另外的变化例组合。也就是说，例如实施方式及第1变化例中，也可以多个导电体层39E的尺寸与对应于所述导电体层39E的导电体层40E的尺寸不同的方式设置。所述情况下，半导体存储装置的制造方法可与实施方式及第1变化例的半导体存储装置的制造方法相同。此外，所述情况下，发挥与实施方式及第1变化例相同的效果。
2.4第4变化例
所述实施方式、第1变化例、第2变化例及第3变化例中，已以都设置多个绝缘体层58及60的情况为例而表示，但不限于此。半导体存储装置也可包含多个绝缘体层58或多个绝缘体层60中的任一个。以下的说明中，关于第4变化例的半导体存储装置1的构成及制造方法，主要对与第2变化例的半导体存储装置的构成及制造方法不同的点进行说明。
使用图27，对第4变化例的半导体存储装置1的构成进行说明。图27是表示第4变化例的半导体存储装置的XZ平面的剖面构造的一例的剖视图。图27与图4、图16、图18及图26所示的半导体存储装置的剖面构造对应。
图27所示的例中，存储器芯片1-2所含的多个导电体层40E的第2面位于与多个导电体层40B的第2面同等高度。由此，多个导电体层40E的第2面与存储器芯片1-2的第2面齐平面。也就是说，半导体存储装置1不包含多个绝缘体层60。多个导电体层40E的第2面与对应于所述导电体层40E的绝缘体层58的第1面相接。
如上构成中，多个导电体层39E中的每一个、对应于所述导电体层39E的导电体层40E、以及夹在所述导电体层39E及40E之间的绝缘体层58形成电容元件。
另外，图27所示的例中，已对半导体存储装置1包含多个绝缘体层58的情况进行说明，但不限于此。半导体存储装置1例如如图28所示，也可包含多个绝缘体层60。图28是表示第4变化例的半导体存储装置的XZ平面的剖面构造的一例的剖视图。图28所示的例中，仅示出多个绝缘体层60中与导电体层39E-1及40E-1对应的绝缘体层60-1。所述情况下，电路芯片1-1中，多个导电体层39E的第1面位于与多个导电体层39B的第1面同等高度。由此，多个导电体层39E的第1面与电路芯片1-1的第1面齐平面。也就是说，半导体存储装置1不包含多个绝缘体层58。多个导电体层39E的第1面与对应于所述导电体层39E的绝缘体层60的第2面相接。
所述情况下，多个导电体层39E中的每一个、对应于所述导电体层39E的导电体层40E、以及夹在所述导电体层39E及40E之间的绝缘体层60形成电容元件。
接着，对第4变化例的半导体存储装置1的制造方法进行说明。
半导体存储装置1不包含多个绝缘体层60的情况下，电路芯片1-1的制造方法与第2变化例及第3变化例的半导体存储装置的制造方法相同。
此外，所述情况下，存储器芯片1-2的部分的制造方法如第2变化例及第3变化例那样，除不执行形成多个绝缘体层60的步骤外，与第2变化例及第3变化例的半导体存储装置的存储器芯片的部分的制造方法相同。
在半导体存储装置1不包含多个绝缘体层58的情况下，电路芯片1-1的制造方法如第2变化例及第3变化例那样，除不执行形成多个绝缘体层58的步骤外，与第2变化例及第3变化例的半导体存储装置的电路芯片的部分的制造方法相同。
此外，所述情况下，存储器芯片1-2的制造方法与第2变化例及第3变化例的半导体存储装置的制造方法相同。
根据第4变化例，也发挥与第2变化例相同的效果。
此外，根据第4变化例，电容元件所含的绝缘体仅形成在电路芯片1-1及存储器芯片1-2中的任一个芯片。由此，能抑制半导体存储装置1的良率降低。
此外，第4变化例也可与另外的变化例组合。也就是说，例如在实施方式、第1变化例及第3变化例中，半导体存储装置可不包含多个绝缘体层58及60中的任一个。与实施方式及第1变化例组合的情况下，例如在电路芯片1-1及存储器芯片1-2中不包含作为电容元件的绝缘体发挥功能的多个绝缘体层的芯片中，例如未设置相当于虚设垫DP的多个导电体层。所述情况下，发挥与实施方式及第1变化例相同的效果。
3其它
已说明本发明的若干个实施方式，但这些实施方式是作为例子而提出的，并非意在限定发明的范围。这些实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨内，同样也包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
1 半导体存储装置
2 存储器控制器
3 存储器系统
10 存储单元阵列
11 命令寄存器
12 地址寄存器
13 序列发生器
14 驱动器模块
15 行译码器模块
16 感测放大器模块
70、100 半导体衬底
30～44 导电体层
50～61 绝缘体层
M1、M2 掩模
BLK 块
SU 字串单元
NS NAND字串
MT 存储单元晶体管
ST1、ST2 选择晶体管
BL 位线
WL 字线
SGS、SGD 选择栅极线
SHE 部件。

Claims (20)

1.一种半导体存储装置，具备：
第1芯片，包含衬底；及
第2芯片，在与所述衬底的上表面垂直的第1方向上与所述第1芯片排列，与所述第1芯片相接；
所述第2芯片包含：
存储单元阵列，具有在所述第1方向上互相隔开排列的多个第1布线层、及贯通所述多个第1布线层，在所述第1方向延伸的存储器柱；且所述半导体存储装置包含：
多个第1贴合垫，设置在所述第1芯片；
多个第2贴合垫，设置在所述第2芯片，下表面与所述多个第1贴合垫的上表面相接；
第1电极垫，在与所述衬底的上表面平行的面内，与所述多个第1贴合垫排列设置；
第2电极垫，在与所述衬底的上表面平行的面内，与所述多个第2贴合垫排列设置，与所述第1电极垫在所述第1方向上互相隔开排列；及
第1绝缘体层，在所述第1方向上由所述第1电极垫及所述第2电极垫夹着。
2.根据权利要求1所述的半导体存储装置，还具备：
第1虚设垫，在与所述衬底的上表面平行的面内，介隔第1绝缘体部分与所述第1电极垫相邻；及
第2虚设垫，在与所述衬底的上表面平行的面内，介隔第2绝缘体部分与所述第2电极垫相邻；且
所述第1虚设垫以从上方观察，包围所述第1电极垫周围的方式设置，所述第2虚设垫以从上方观察，包围所述第2电极垫周围的方式设置。
3.根据权利要求2所述的半导体存储装置，其中
所述第1虚设垫的上表面在与所述第1电极垫相邻的侧，包含位于比所述第1芯片的上表面下方的部分，
所述第2虚设垫的下表面在与所述第2电极垫相邻的侧，包含位于比所述第2芯片的下表面上方的部分，
所述第1电极垫的上表面位于比所述第1芯片的上表面下方，
所述第2电极垫的下表面位于比所述第2芯片的下表面上方。
4.根据权利要求3所述的半导体存储装置，其中
所述第1绝缘体部分的上表面位于比所述第1芯片的上表面下方，
所述第2绝缘体部分的下表面位于比所述第2芯片的下表面上方。
5.根据权利要求1所述的半导体存储装置，还具备：
多个第1虚设垫，在与所述衬底平行的面内，各自介隔第1绝缘体部分与所述第1电极垫相邻；及
多个第2虚设垫，在与所述衬底平行的面内，各自介隔第2绝缘体部分与所述第2电极垫相邻；且
所述多个第1虚设垫以从上方观察，包围所述第1电极垫周围的方式设置，所述多个第2虚设垫以从上方观察，包围所述第2电极垫周围的方式设置。
6.根据权利要求5所述的半导体存储装置，其中
所述多个第1虚设垫的上表面在与所述第1电极垫相邻的侧，包含位于比所述第1芯片的上表面下方的部分，
所述多个第2虚设垫的下表面在与所述第2电极垫相邻的侧，包含位于比所述第2芯片的下表面上方的部分，
所述第1电极垫的上表面位于比所述第1芯片的上表面下方，
所述第2电极垫的下表面位于比所述第2芯片的下表面上方。
7.根据权利要求5所述的半导体存储装置，其中
从上方观察，所述多个第1虚设垫的各尺寸与所述第1电极垫的尺寸相同，从上方观察，所述多个第2虚设垫的各尺寸与所述第2电极垫的尺寸相同。
8.根据权利要求1所述的半导体存储装置，其中
从上方观察，所述第1电极垫的尺寸与所述第2电极垫的尺寸不同。
9.根据权利要求1所述的半导体存储装置，其中
在所述衬底设置电路，
所述第1电极垫的下表面及所述第2电极垫的上表面分别电连接在所述电路。
10.根据权利要求9所述的半导体存储装置，其中
所述第2电极垫的上表面经由所述多个第2贴合垫中的任一个，电连接在所述电路。
11.根据权利要求1所述的半导体存储装置，其中
所述第1绝缘体层设置在所述第1芯片，
所述第2电极垫的下表面与所述第1绝缘体层的上表面相接。
12.根据权利要求1所述的半导体存储装置，其中
所述第1绝缘体层设置在所述第2芯片，
所述第1电极垫的上表面与所述第1绝缘体层的下表面相接。
13.根据权利要求1所述的半导体存储装置，其中
所述第1绝缘体层包含在所述第1方向上排列的第1子绝缘体层及第2子绝缘体层，
所述第1子绝缘体层设置在所述第1芯片，
所述第2子绝缘体层设置在所述第2芯片，
所述第1子绝缘体层的上表面与所述第2子绝缘体层的下表面相接。
14.根据权利要求13所述的半导体存储装置，其中
所述第1子绝缘体层的上表面位于与所述第1芯片的上表面大致同等高度，所述第2子绝缘体层的下表面位于与所述第2芯片的下表面大致同等高度。
15.根据权利要求1所述的半导体存储装置，还包含：
第3电极垫，在与所述衬底的上表面平行的面内，与所述多个第1贴合垫及所述第1电极垫排列设置；
第4电极垫，在与所述衬底的上表面平行的面内，与所述多个第2贴合垫及所述第2电极垫排列设置，在所述第1方向上与所述第3电极垫互相隔开排列；及
第2绝缘体层，在所述第1方向上由所述第3电极垫及所述第4电极垫夹着。
16.根据权利要求1所述的半导体存储装置，其中
所述第1绝缘体层包含氧化硅、氮化硅或添加了氮的碳化硅。
17.根据权利要求1所述的半导体存储装置，其中
所述多个第1贴合垫、所述多个第2贴合垫、所述第1电极垫及所述第2电极垫包含铜。
18.根据权利要求1所述的半导体存储装置，其中
所述第1电极垫、所述第2电极垫及所述第1绝缘体层包含在电容元件中。
19.根据权利要求1所述的半导体存储装置，其中
所述第1电极垫的下表面位于与所述多个第1贴合垫的下表面大致同等高度，所述第2电极垫的上表面位于与所述多个第2贴合垫的上表面大致同等高度。
20.根据权利要求2所述的半导体存储装置，其中
所述第1虚设垫的下表面位于与所述第1电极垫的下表面及所述多个第1贴合垫的下表面大致同等高度，
所述第2虚设垫的上表面位于与所述第2电极垫的上表面及所述多个第2贴合垫的上表面大致同等高度。
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