TW202234674A - 半導體記憶裝置 - Google Patents

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和田秀雄
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日商鎧俠股份有限公司
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Abstract

實施形態，係提供一種晶片面積為小之半導體記憶裝置。 實施形態之半導體記憶裝置，係具備有：層積體，係被設置在第1基板上之周邊電路的上方，並將複數之第1導電層以及第1絕緣層在第1方向上交互地作了層積而成；和第1柱，係在第1方向上貫通層積體內，並包含半導體層，並且在半導體層與複數之第1導電層之間的交點處被形成有記憶體胞；和第2基板，係被設置在層積體以及第1柱之上方處，並具有被與半導體層作電性連接的第1區域、和被配置在第1區域之第2方向上的第2區域；和第2絕緣層，係在第1方向上貫通第2基板內，並在第3方向上而延伸存在，而將第1以及第2區域作電性絕緣；和第2導電層，係具有在第1方向上貫通第2基板的第1部分、和在第2方向上而延伸存在於第2基板的上方並且包含有成為接合墊片之區域的第2部分。第2部分，係在第1方向上而與第2絕緣層相重疊。

Description

半導體記憶裝置
本發明之實施形態，係有關於半導體記憶裝置。 [關連申請案]
本申請案，係享受以日本專利申請 2021-27174號(申請日：2021年2月24日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
近年，周知有一種半導體記憶裝置，其係能夠藉由將形成有記憶體胞陣列的晶片與形成有周邊電路的晶片相接合而形成。
實施形態，係提供一種晶片面積為小之半導體記憶裝置。
實施形態之半導體記憶裝置，係具備有：第1基板；和周邊電路，係被設置在第1基板上；和層積體，係被設置在周邊電路的上方處，並使複數之第1導電層與複數之第1絕緣層在第1方向上交互地作了層積而成；和第1柱，係在第1方向上貫通層積體內，並包含半導體層，並且在半導體層與複數之第1導電層之間的交點處被形成有記憶體胞；和第2基板，係被設置在層積體以及第1柱之上方處，並具有被與半導體層作電性連接之第1區域、和被配置在第1區域之與第1方向交叉的第2方向上之第2區域；和第2絕緣層，係在第1方向上貫通第2基板內，並在與第1方向以及第2方向交叉的第3方向上而延伸存在，而將第1區域以及第2區域之間作電性絕緣；和第2導電層，係具有在第1方向上貫通第2基板的第1部分、和在第2方向上而延伸存在於第2基板的上方並且包含成為接合墊片之區域的第2部分。第2部分，係在第1方向上而與第2絕緣層相重疊。
以下，針對實施形態，參照圖面來作說明。圖面所記載的各構成要素之厚度與平面尺寸的關係、各構成要素之厚度與比例等，係有與實物相異的情況。又，於實施形態中，對於實質性相同之構成要素，係附加相同之元件符號，並適當省略其說明。
第1圖，係為對於半導體記憶裝置之構成例作展示的區塊圖。半導體記憶裝置，係具備有記憶體1和記憶體控制器2。
記憶體1，係包含有：記憶體胞陣列10、和指令暫存器11、和位址暫存器12、和序列器13、和驅動器14、和行解碼器15、以及感測放大器16。
記憶體胞陣列10，係包含有複數之區塊BLK (BLK0～BLK(L-1)(L為2以上之自然數))。區塊BLK，係為將資料非揮發性地作記憶的複數之記憶體電晶體MT之集合。
記憶體胞陣列10，係經由後述之複數之位元線BL而被與感測放大器16作連接。記憶體胞陣列10，係如後述般地，包含複數之字元線WL，並經由該等而被與行解碼器15作連接。各記憶體電晶體MT(記憶體胞)，係被與複數之字元線WL的其中一者以及複數之位元線BL之其中一者作連接。
指令暫存器11，係將從記憶體控制器2所收訊了的指令訊號CMD作保持。指令訊號CMD，例如，係包含有使序列器13實行讀出動作、寫入動作以及刪除動作的命令資料。
位址暫存器12，係將從記憶體控制器2所收訊了的位址訊號ADD作保持。此位址訊號ADD，例如，係包含有區塊位址BA、和頁面位址PA、以及列位址CA。例如，區塊位址BA、頁面位址PA以及列位址CA，係分別被使用於區塊BLK、字元線WL以及位元線BL之選擇。
序列器13，係對於記憶體1之動作作控制。序列器13，例如，係基於被保持在指令暫存器11的指令訊號CMD來對於驅動器14、行解碼器15以及感測放大器16等作控制，並實行讀出動作、寫入動作以及刪除動作等之動作。
驅動器14，係會產生在讀出動作、寫入動作以及刪除動作等中所使用的電壓。而，驅動器14，例如，係基於被保持在位址暫存器12的頁面位址PA，來對於與被作了選擇的字元線WL相對應之訊號線施加所產生了的電壓。
行解碼器15，係基於被保持在位址暫存器12的區塊位址BA，來選擇所對應之記憶體胞陣列10內之其中1個的區塊BLK。而，行解碼器15，例如，係將被施加於與被作了選擇的字元線WL相對應之訊號線的電壓，傳送至所選擇之區塊BLK內的被作了選擇的字元線WL處。
感測放大器16，係在寫入動作中，因應於從記憶體控制器2所收訊了的寫入資料DAT，來對於各位元線BL施加所期望之電壓。又，感測放大器16，係在讀出動作中，基於位元線BL之電壓來判定被記憶在記憶體胞中之資料，並將判定結果作為讀出資料DAT而傳送至記憶體控制器2處。
記憶體1與記憶體控制器2之間的通訊，例如，係支援NAND介面規格。例如，記憶體1與記憶體控制器2之間的通訊，係使用指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號WEn、讀取致能訊號REn、準備、繁忙訊號RBn以及輸入輸出訊號I/O。
指令閂鎖致能訊號CLE，係代表「記憶體1所收訊到的輸入輸出訊號I/O係為指令訊號CMD」。位址閂鎖致能訊號ALE，係代表「所收訊到的訊號I/O係為位址訊號ADD」。寫入致能訊號WEn，係為對於記憶體1命令輸入輸出訊號I/O之輸入的訊號。讀取致能訊號REn，係為對於記憶體1命令輸入輸出訊號I/O之輸出的訊號。
準備、繁忙訊號RBn，係為將記憶體1是會受理從記憶體控制器2而來的命令之準備狀態還是不會受理命令之繁忙狀態，對於記憶體控制器2作通知的訊號。
輸入輸出訊號I/O，例如，係為8位元寬幅之訊號，並且可包含有指令訊號CMD、位址訊號ADD、寫入資料訊號DAT等之訊號。
以上所說明的記憶體1以及記憶體控制器2，係亦可藉由此些之組合來構成1個的半導體記憶裝置。這種半導體記憶裝置之例，例如，係包含有如同SD卡一般之記憶卡或者是固態硬碟(SSD)。
接著，針對記憶體胞陣列10之電路構成例作說明。第2圖，係為對於記憶體胞陣列10之電路構成作展示的電路圖。第2圖，係對於區塊BLK0作例示，但是，其他之區塊BLK的構成係亦為相同。
區塊BLK，係包含有複數之字串單元SU。各字串單元SU，係包含有複數之NAND字串NS。另外，第2圖，係為對於3個的字串單元SU(SU0～SU2)作圖示，但是，字串單元SU之數量，係並無特別限定。
各NAND字串NS，係被與複數之位元線BL (BL0～BL(N-1)(N為2以上之自然數))之其中一個作連接。各NAND字串NS，係包含有記憶體電晶體MT、和選擇電晶體ST1以及選擇電晶體ST2。
記憶體電晶體MT，係包含有控制閘極和電荷積蓄層，並將資料非揮發性地作保持。第2圖，係為對於複數之記憶體電晶體MT(MT0～MT(M-1)(M為2以上之自然數))作圖示，但是，記憶體電晶體MT之數量，係並無特別限定。另外，各NAND字串NS，係具有與記憶體電晶體MT之構造相同的構造，但是，係亦可包含有在資料之保持中不被作使用的虛擬記憶體電晶體。
記憶體電晶體MT，係可為在各個電荷積蓄層處使用有絕緣膜之MONOS型，亦可為在電荷積蓄層處使用有導電體層之FG型。以下，於本實施形態中，係以MONOS型為例來作說明。
選擇電晶體ST1，係被使用於在各種動作時之字串單元SU之選擇中。選擇電晶體ST1之數量，係並無特別限定。
選擇電晶體ST2，係被使用於在各種動作時之字串單元SU之選擇中。選擇電晶體ST2之數量，係並無特別限定。
於各NAND字串NS中，選擇電晶體ST1之汲極，係被與相對應之位元線BL作連接。選擇電晶體ST1之源極，係被與被作了串聯連接的記憶體電晶體MT之其中一端作連接。被作了串聯連接的記憶體電晶體MT之另外一端，係被與選擇電晶體ST2之汲極作連接。
於同一個的區塊BLK中，選擇電晶體ST2之源極，係被與源極線SL作連接。各字串單元SU之選擇電晶體ST1之閘極，係分別被與對應之選擇閘極線SGD作連接。記憶體電晶體MT之控制閘極，係分別被與對應的字元線WL作連接。選擇電晶體ST2之閘極，係被與相對應之選擇閘極線SGS作連接。
被分配有相同的列位址CA之複數之NAND字串NS，係在複數之區塊BLK間而被與相同的位元線BL作連接。源極線SL，係在複數之區塊BLK間被作連接。 (記憶體1之第1例)
第3圖，係為用以對於記憶體1之第1例作說明的示意圖。第3圖，係為對於沿著晶片之表面方向的X軸方向、和與X軸略垂直的Y軸方向、和與X軸以及Y軸略垂直地交叉的Z軸方向作圖示。另外，記憶體1之構造，係並不被限定於第1例。
第3圖所展示之記憶體1，係具備有晶片1A和晶片1B。晶片1A和晶片1B，係被相互接合而形成Chip Bonding Array(CBA)構造。
晶片1B，係包含有記憶體胞陣列10。於第3圖之例中，記憶體1，係為4平面(plane)構成，並具有4個的記憶體胞陣列10，但是，記憶體胞陣列10之數量(平面之數量)，係並不被限定於第3圖中所展示之數量。
晶片1A，係包含有：指令暫存器11、位址暫存器12、序列器13、驅動器14、行解碼器15、感測放大器16等之周邊電路110。第3圖，係對於晶片1B為與記憶體胞陣列10之數量相對應地而具有4個的周邊電路110之例作圖示，但是，周邊電路110之數量，係只要是與記憶體胞陣列10之數量相對應即可，並不被限定於第3圖中所展示之數量。各周邊電路110，係對於所對應之記憶體胞陣列10作控制。各周邊電路110，從Z方向來作觀察時，係與所對應之記憶體胞陣列10相重疊。
第4圖，係為對於晶片1B之構造例作展示的平面示意圖，並且對於X-Y平面作展示。晶片1B，係具有：包含有記憶體胞陣列10之區域R1、和被設置在區域R1的周圍處之區域R2、和將區域R1與區域R2之間作電性絕緣的絕緣分離體VZ。如第4圖所展示般地，絕緣分離體VZ，例如係以包圍區域R1的方式來被作設置。複數之區域R1，係藉由絕緣分離體VZ而被相互作電性絕緣。
第5圖，係為對於第4圖所展示之晶片1B之其中一部分作展示的平面示意圖，並且對於X-Y平面作展示。如第5圖所展示般地，記憶體胞陣列10，係包含有：記憶體胞區域A1、和虛擬階梯區域A2、和虛擬胞區域A3。關於各個區域之說明，係於後再述。又，在記憶體胞陣列10之上方處，係被設置有接合墊片PD。
第6圖，係為用以對於記憶體1之第1例的剖面構造例作說明的剖面示意圖，並且對於沿著基板200之表面的X軸方向、和沿著該表面並與X軸略垂直的Y軸方向、和與該表面略垂直地交叉的Z軸方向作圖示。
第6圖所展示的晶片1A，係具有：被設置在基板200上的電場效果電晶體TR1以及電場效果電晶體TR2、和導電層201、和導電層202、和導電層203、和導電層205、和導電層206、和絕緣層207。
如第6圖所展示之晶片1B，係具備：基板210、和絕緣層211、和導電層212、和半導體層213、和記憶體層215、和半導體層216、和芯絕緣層217、和插塞218、和導電層219、和導電層220、和導電層221、和導電層222、和絕緣層231、和絕緣層232、和導電層233、和絕緣層234、和絕緣層235、和絕緣層236。導電層212、半導體層213、記憶體層215以及半導體層216，係構成記憶體胞陣列10。區域R1以及區域R2，係被設置在基板200的上方處。
基板200，例如係為矽基板等之半導體基板。
電場效果電晶體TR1，係被設置在記憶體胞陣列10的下方處。電場效果電晶體TR2，係被設置在插塞218的下方處。電場效果電晶體TR1、TR2之各者，係為N通道型電晶體或者是P通道型電晶體。電場效果電晶體TR1、TR2，係構成周邊電路110之其中一者。電場效果電晶體TR1、TR2之各者，係藉由元件分離體STI而被分離。
導電層201，係構成接觸插塞。導電層202，係構成配線層。導電層202之配線，例如，係經由導電層201之接觸插塞，而被與電場效果電晶體TR1或者是電場效果電晶體TR2之閘極、源極、汲極之其中一者作連接。導電層201以及導電層202，係包含有金屬材料。
導電層203，係構成接觸插塞。導電層204，係構成配線層。導電層204之配線，例如，係經由導電層203之接觸插塞，而被與導電層202的配線之其中一者作連接。導電層203以及導電層204，係包含有金屬材料。
導電層205，係構成接觸插塞。導電層206，係構成包含有連接墊片之層。導電層206之連接墊片，例如，係經由導電層205之接觸插塞，而被與導電層204的配線之其中一者作連接。導電層205以及導電層206，係包含有金屬材料。
絕緣層207，係使電場效果電晶體TR1與電場效果電晶體TR2之間、和配線之間絕緣。絕緣層207，例如係包含氧化矽。另外，電場效果電晶體TR1以及電場效果電晶體TR2，係亦可經由未圖示之其他的配線層或接觸插塞來被與記憶體胞陣列10作連接。
基板210，係具有：被設置在區域R1之層積體20以及記憶體柱MP的上方處之基板部210a、和被設置在區域R2的上方處之基板部210b。基板部210a以及基板部210b，係藉由絕緣分離體VZ而被相互作電性絕緣。基板部210a，例如係被與半導體層213作電性連接。基板部210b，係被配置在基板部210a之Y軸方向。基板210，例如係為矽基板等之半導體基板。
複數之絕緣層211之各者以及複數之導電層212之各者，係在Z軸方向上被交互地作層積而形成層積體20。層積體20，係沿著Y軸方向來從記憶體胞區域A1起至虛擬階梯區域A2為止而延伸存在。複數之導電層212，係分別構成選擇閘極線SGS、字元線WL、選擇閘極線SGD。絕緣層211，例如係包含氧化矽。導電層212，係包含有金屬材料。
半導體層213，係被設置在基板210上。半導體層213，係經由基板210而被與未圖示之源極線SL作電性連接。半導體層213，例如係為單晶矽層或者是多晶矽層。另外，並不被限定於此，亦可於記憶體胞之構成通道的半導體層(半導體層216)之側面處，形成與構成源極線SL之導電層之間的電性連接。
於記憶體胞區域A1中，記憶體層215、半導體層216以及芯絕緣層217，係構成記憶體柱MP。記憶體柱MP，係被設置在記憶體胞區域A1之層積體20內。記憶體胞區域A1，係為形成有記憶體胞的區域，1個的記憶體柱MP係與1個的NAND字串NS相對應。
虛擬階梯區域A2，係具有被設置在從記憶體胞區域A1起而延伸存在之層積體20的Y軸方向之端部處的階梯部STP。階梯部STP，係逐層地被設置有複數之絕緣層211以及複數之導電層212之各層。階梯部STP，係為被與周邊電路110之間作電性絕緣的虛擬之階梯部。
虛擬胞區域A3，係在Y軸方向上，被設置在記憶體胞區域A1與虛擬階梯區域A2之間。於虛擬胞區域A3中，記憶體層215、半導體層216以及芯絕緣層217，係構成被與周邊電路110作了電性絕緣的虛擬記憶體柱DMP。虛擬記憶體柱DMP，係包含有不與位元線BL和字元線WL作連接的記憶體胞。虛擬記憶體柱DMP，係在虛擬胞區域A3中被設置在層積體20內。虛擬記憶體柱DMP，係被設置在記憶體柱MP與階梯部STP之間。虛擬記憶體柱DMP，係具有與記憶體柱MP相同的構造。
記憶體柱MP以及虛擬記憶體柱DMP，係如第6圖所展示般地，在Z軸方向上貫通層積體20內而延伸存在。記憶體柱MP以及虛擬記憶體柱DMP之各構成要素，係沿著Z軸方向而延伸存在。
第7圖，係為用以對於記憶體柱MP之構造例作說明的剖面示意圖，並且對於Y-Z剖面作展示。第7圖，係對於絕緣層211、和導電層212、和記憶體層215、和半導體層216、和芯絕緣層217作圖示。另外，虛擬記憶體柱DMP，係由於具有與記憶體柱MP相同的構造，因此可適當援用記憶體柱MP之構造例的說明。
記憶體層215，係具有：阻隔絕緣膜215a、和電荷蓄積膜215b、和穿隧絕緣膜215c。
阻隔絕緣膜215a、穿隧絕緣膜215c以及芯絕緣層217，例如係包含氧化矽。電荷積蓄膜215b，例如係包含氮化矽。半導體層216，例如係包含多晶矽。
更具體而言，係在Z軸方向上貫通層積體20地而被形成有與記憶體柱MP相對應的洞。在洞之側面處，係依序被層積有阻隔絕緣膜215a、電荷積蓄膜215b以及穿隧絕緣膜215c。接著，以使側面與穿隧絕緣膜215c相接的方式來形成半導體層216。
半導體層216，係沿著Z軸方向而貫通層積體20。半導體層216，係具有：選擇電晶體ST1、選擇電晶體ST2、記憶體電晶體MT之通道區域。因而，半導體層216，係作為將選擇電晶體ST1、選擇電晶體ST2、記憶體電晶體MT之電流路徑作連接的訊號線而起作用。
芯絕緣層217，係被設置在半導體層216的內側處。芯絕緣層217，係沿著半導體層216而延伸存在。
記憶體柱MP與構成各字元線WL的導電層212之間的交點，係作為記憶體電晶體MT而起作用。記憶體柱MP與構成各選擇閘極線SGD的導電層212之間的交點，係作為選擇電晶體ST1而起作用。記憶體柱MP與構成各選擇閘極線SGS的導電層212之間的交點，係作為選擇電晶體ST2而起作用。
插塞218，係被設置在基板200的上方之區域R2處。插塞218，係在Z軸方向上而延伸存在。插塞218，係將導電體233之連接部233a與周邊電路110之間作電性連接。第6圖，係對於2個的插塞218作展示，但是，插塞218之數量，係並不被限定於第6圖中所展示之數量。
導電層219，係構成接觸插塞。導電層220，係構成配線層。導電層220之配線，係經由導電層219之接觸插塞，而被與插塞218之其中一者作電性連接。又，導電層220之配線層，係包含有位元線BL。位元線BL，係經由導電層219之接觸插塞而被與記憶體柱MP之其中一者作連接。導電層219以及導電層220，係包含有金屬材料。
導電層221，係構成接觸插塞。導電層222，係包含有連接墊片。導電層222之連接墊片，係經由導電層221之接觸插塞，而被與導電層220作電性連接。導電層221以及導電層222，係包含有金屬材料。
導電層222之連接墊片，係被與導電層206之連接墊片作接合。藉由此，例如，係能夠將記憶體柱MP與具有電場效果電晶體TR1之周邊電路110作電性連接，並且能夠將插塞218與具有電場效果電晶體TR1之周邊電路110作電性連接。
絕緣層223，係將記憶體胞陣列10之各配線間作絕緣。絕緣層223，例如係包含氧化矽。
絕緣層231，係被設置在基板210之上。絕緣層231，例如係包含氧化矽。
絕緣層232，係包含有絕緣分離體VZ。絕緣分離體VZ，係被設置在區域R2處。絕緣分離體VZ，係在Z軸方向上貫通基板210內，並在X軸方向上而延伸存在，而將基板部210a與基板部210b之間作電性絕緣。第6圖所展示之絕緣分離體VZ，係在Z軸方向上而不與層積體20相重疊。絕緣層232，例如係包含氧化矽。
導電層233，係構成第5圖所展示之接合墊片PD。導電層233，係夾持絕緣層232地而被設置在基板210之上方處。導電層233之配線，係包含有連接部233a、和墊片部233b。
連接部233a，係在Z軸方向上貫通基板210以及絕緣層231而被設置在插塞218之上。藉由此，導電層233，係被與插塞218作電性連接，並經由插塞218、導電層219、導電層220、導電層222、導電層206、導電層205、導電層204、導電層203、導電層202以及導電層201而被與周邊電路110作電性連接。第6圖所展示之連接部233a以及插塞218，係在Z軸方向上而不與層積體20相重疊。
墊片部233b，係包含有成為被接合有接合引線之接合墊片PD的區域。墊片部233b，係從連接部233a起在Y軸方向上而延伸存在於虛擬階梯區域A2以及虛擬胞區域A3之基板部210a的上方處。墊片部233b，係從絕緣層234、絕緣層235以及絕緣層236而露出。於第6圖中，墊片部233b，係在Z軸方向上而與絕緣分離體VZ相重疊。
連接部233a以及墊片部233b，係以相同的材料而被形成。連接部233a以及墊片部233b，例如係包含有鋁等之金屬材料。
絕緣層234、絕緣層235以及絕緣層236，係依序被設置在導電層233之上方處。絕緣層234、絕緣層235以及絕緣層236，係構成鈍化膜。絕緣層234，例如係包含氧化矽。絕緣層235，例如係包含氮化矽。絕緣層236，例如係包含聚醯亞胺。
如以上所述般地，記憶體1之第1例，係具有在Z軸方向上，使接合墊片PD之墊片部與記憶體胞陣列10之虛擬階梯區域A2以及虛擬胞區域A3相重疊的構造。
在將接合墊片PD設置於區域R2側的情況，由於必須將區域R2的面積增大，因此晶片面積會變大。相對於此，藉由在Z軸方向上，使包含有成為接合墊片PD的區域之墊片部233b與記憶體胞陣列10相重疊，而能夠將晶片面積縮小。
又，記憶體1之第1例，係在被形成有記憶體胞陣列10的基板210內具有絕緣分離體VZ。絕緣分離體VZ，係在Z軸方向上與導電層233之墊片部233b相重疊。藉由此，即便是在形成包含有記憶體胞陣列10之複數之區域R1的情況時，也能夠將該複數之區域R1相互地作電性絕緣並且能夠對於基板210之龜裂作抑制。又，在形成複數之接合墊片PD的情況，藉由省略用以將複數之接合墊片PD相互地作電性絕緣的絕緣分離體，而能夠對於與絕緣分離體VZ之間的干涉作抑制。
接著，針對記憶體1之第1例的製造方法例作說明。第8圖～第18圖，係為用以對於記憶體1之第1例的製造方法例作說明的剖面示意圖，並且對於Y-Z剖面作展示。
首先，如第8圖所展示般地，分別準備晶圓W1、晶圓W2。晶圓W1，係包含有複數之晶片1A。晶圓W2，係包含有複數之晶片1B。如第8圖所展示之晶圓W2的朝向，係為與第6圖所展示之晶圓W2的朝向相反。
晶圓W1，係在基板200上形成電場效果電晶體TR1和電場效果電晶體TR2等之電晶體，其後，在基板200上形成導電層201、導電層202、導電層203、導電層205、導電層206以及絕緣層207，藉由此而被製造。
晶圓W2，係在基板210上形成半導體層213、層積體20、記憶體柱MP、虛擬記憶體柱DMP、插塞218、導電層219、導電層220、導電層221、導電層222以及絕緣層223，藉由此而被製造。
接著，如第9圖所展示般地，使晶圓W2之朝向反轉，並將晶圓W1與晶圓W2作貼合。於本說明書中，所謂的貼合，係指在熱處理前使晶圓W1與晶圓W2相密著。
其後，將晶圓W1與晶圓W2作接合。於本說明書中，所謂的接合，係指將晶圓W1與晶圓W2強固地作固定。晶圓W1與晶圓W2，例如係藉由熱處理而被接合。導電層206以及導電層222，例如係藉由金屬間之元件擴散、凡得瓦力、因體積膨脹或熔融所致之再結晶化等而被直接接合。進而，藉由絕緣層207與絕緣層223之間的元素擴散、凡得瓦力、因脫水縮合或聚合物化等之化學反應所致之直接接合、或是金屬與絕緣層間之接合，而能夠將晶圓W1與晶圓W2作接合。亦將該些之接合稱作複合接合(Hybrid Bonding)。另外，第9圖，係對於晶圓W1與晶圓W2之界面(貼合面)S作展示，但是，在熱處理後係會有無法明確地觀察到界面S的情況。
接著，如第10圖所展示般地，藉由將基板210局部性地作去除而將基板210加工為薄。基板210，例如係藉由濕蝕刻而能夠局部性地作去除。較理想係以使基板210之晶圓區域殘留的方式來將基板210加工為薄。
接著，如第11圖所展示般地，在基板210之上形成絕緣層231。
接著，如第12圖所展示般地，藉由將基板210以及絕緣層231局部性地作去除，並形成開口H1與開口H2，而使絕緣層223以及插塞218局部性地露出。開口H1，係被設置在如第6圖所展示之被形成有連接部233a的區域。開口H2，係被設置在如第6圖所展示之被形成有絕緣分離體VZ的區域。藉由開口H2，基板210，係被分斷成包含有基板部210a與基板部210b之複數之區域。基板210以及絕緣層231，例如係能夠使用反應性離子蝕刻(RIE)來局部性地作去除。
接著，如第13圖所展示般地，在開口H2形成包含有絕緣分離體VZ的絕緣層232。絕緣層232，例如係被形成在絕緣層231之表面以及開口H1、H2內。進而，如第13圖所展示般地，在絕緣層232之上，形成具有開口H1的阻劑層241。開口H1，係使絕緣層232之一部分露出。
接著，如第14圖所展示般地，去除絕緣層232之露出部而使插塞218露出。絕緣層232之露出部，例如係能夠使用RIE來作去除。
接著，如第15圖所展示般地，在絕緣層232之上形成導電層233，並在導電層233之上形成阻劑層242，將阻劑層242局部性地去除而在仍將被形成有連接部233a以及墊片部233b的區域作覆蓋之狀態下使導電層233局部性地露出。
接著，如第16圖所展示般地，將阻劑層242作為遮罩來使用，並將導電層233之露出部局部性地去除。導電層233，例如係能夠使用RIE來局部性地作去除。
接著，如第17圖所展示般地，在導電層233之上依序形成絕緣層234、絕緣層235、絕緣層236。
接著，如第18圖所展示般地，藉由將絕緣層234、絕緣層235以及絕緣層236局部性地作去除，而形成使導電層233之形成有墊片部233b的區域露出之開口H3。絕緣層234、絕緣層235以及絕緣層236，例如係能夠使用RIE來局部性地作去除。
其後，將晶圓W1以及晶圓W2，藉由切割而切斷成複數之晶片。該些之晶片，係以包含有1個晶片1A與1個晶片1B的方式來被作切斷。藉由以上之工程，而可製造記憶體1。以上係為記憶體1之第1例的製造方法例之說明。 (記憶體1之第2例)
參照第19圖以及第20圖，針對記憶體1之第2例作說明。第19圖，係為對於記憶體1之第2例中的晶片1B之其中一部分作展示的平面示意圖，並且對於X-Y平面作展示。第20圖，係為用以對於記憶體1之第2例的剖面構造例作說明的剖面示意圖，並且對於沿著基板200之表面的X軸方向、和沿著該表面並與X軸略垂直的Y軸方向、和與該表面略垂直地交叉的Z軸方向作圖示。另外，針對與第1例相同的部分，在此係省略說明，以下係針對與第1例相異的部分作說明。
記憶體1之第2例，相較於記憶體1之第1例，係在Z軸方向上，使墊片部233b與虛擬胞區域A3相重疊，並使絕緣分離體VZ與虛擬階梯區域A2相重疊，在此點上，係為相異。除此以外的部分，係由於與第6圖所展示之記憶體1為相同的構造，因此，在此係省略說明，以下係針對相異的部分作說明。
絕緣分離體VZ，係在Z軸方向上與階梯部STP相重疊。絕緣分離體VZ，例如在記憶體1之第1例的製造方法例中，係以使讓第12圖所展示之絕緣層211局部性地露出的開口H2與階梯部STP相重疊的方式而形成，並在開口H2處形成絕緣層232，藉由此而被作設置。
墊片部233b，係從連接部233a起而延伸存在於虛擬胞區域A3之上方處。墊片部233b，係從絕緣層234、絕緣層235以及絕緣層236而露出。
於記憶體1之第2例中，係具有在Z軸方向上，使接合墊片PD之墊片部與記憶體胞陣列10之記憶體胞區域A1、虛擬階梯區域A2以及虛擬胞區域A3相重疊的構造。藉由此，係能夠將晶片面積縮小。又，於記憶體1之第2例中，係以使絕緣分離體VZ與虛擬階梯區域A2相重疊的方式而形成。藉由絕緣分離體VZ，即便是在形成包含有記憶體胞陣列10之複數之區域R1的情況時，也能夠將該複數之區域R1相互地作電性絕緣並且能夠對於基板210之龜裂作抑制。又，在形成複數之接合墊片PD的情況，藉由省略用以將複數之接合墊片PD相互地作電性絕緣的絕緣分離體，而能夠對於與絕緣分離體VZ之間的干涉作抑制。
另外，記憶體1之第2例，係能夠與記憶體1之其他例作適當組合。 (記憶體1之第3例)
參照第21圖以及第22圖，針對記憶體1之第3例作說明。第21圖，係為對於記憶體1之第3例中的晶片1B之其中一部分作展示的平面示意圖，並且對於X-Y平面作展示。第22圖，係為用以對於記憶體1之第3例的剖面構造例作說明的剖面示意圖，並且對於沿著基板200之表面的X軸方向、和沿著該表面並與X軸略垂直的Y軸方向、和與該表面略垂直地交叉的Z軸方向作圖示。另外，針對與第1例相同的部分，在此係省略說明，以下係針對與第1例相異的部分作說明。
記憶體1之第3例，相較於記憶體1之第1例，係在Z軸方向上，使連接部233a在階梯部STP而與虛擬階梯區域A2相重疊，使墊片部233b與記憶體胞區域A1相重疊，並使絕緣分離體VZ與虛擬胞區域A3相重疊，且插塞218被設置在虛擬階梯區域A2處，在此點上，係為相異。除此以外的部分，係由於與第6圖所展示之記憶體1為相同的構造，因此，在此係省略說明，以下係針對相異的部分作說明。
絕緣分離體VZ，係在Z軸方向上不與虛擬記憶體柱DMP相重疊。絕緣分離體VZ，例如在記憶體1之第1例的製造方法例中，係將第12圖所展示之開口H2形成於虛擬胞區域A3，並在開口H2處形成絕緣層232，藉由此而被作設置。
插塞218，係在包含有階梯部STP的虛擬階梯區域A2處在Z軸方向上而貫通層積體20內。另外，藉由在插塞218的側面處形成絕緣體，而能夠與層積體20之間電性絕緣。插塞218，係在虛擬階梯區域A2中，經由導電層219、導電層220、導電層222、導電層206、導電層205、導電層204、導電層203、導電層202以及導電層201，而被與周邊電路110作電性連接。
連接部233a，係在虛擬階梯區域A2中被設置在插塞218上。連接部233a，係在Z軸方向上與階梯部STP相重疊。藉由此，導電層233，係被與插塞218作電性連接，並經由插塞218、導電層219、導電層220、導電層222、導電層206、導電層205、導電層204、導電層203、導電層202以及導電層201而被與周邊電路110作電性連接。
墊片部233b，係從連接部233a起而延伸存在於記憶體胞區域A1之上方處。墊片部233b，係從絕緣層234、絕緣層235以及絕緣層236而露出。
於記憶體1之第3例中，係具有在Z軸方向上，使接合墊片PD之墊片部與記憶體胞陣列10之記憶體胞區域A1以及虛擬胞區域A3相重疊的構造。藉由此，係能夠將晶片面積縮小。又，於記憶體1之第3例中，係以使絕緣分離體VZ與虛擬階梯區域A2相重疊的方式而形成。藉由絕緣分離體VZ，即便是在形成包含有記憶體胞陣列10之複數之區域R1的情況時，也能夠將該複數之區域R1相互地作電性絕緣並且能夠對於基板210之龜裂作抑制。又，在形成複數之接合墊片PD的情況，藉由省略用以將複數之接合墊片PD相互地作電性絕緣的絕緣分離體，而能夠對於與絕緣分離體VZ之間的干涉作抑制。
另外，記憶體1之第3例，係能夠與記憶體1之其他例作適當組合。 (記憶體1之第4例)
參照第23圖以及第24圖，針對記憶體1之第4例作說明。第23圖，係為對於記憶體1之第4例中的晶片1B之其中一部分作展示的平面示意圖，並且對於X-Y平面作展示。第24圖，係為用以對於記憶體1之第4例的剖面構造例作說明的剖面示意圖，並且對於沿著基板200之表面的X軸方向、和沿著該表面並與X軸略垂直的Y軸方向、和與該表面略垂直地交叉的Z軸方向作圖示。另外，針對與第1例相同的部分，在此係省略說明，以下係針對與第1例相異的部分作說明。
記憶體1之第4例，相較於記憶體1之第1例，係在Z軸方向上，使連接部233a與虛擬階梯區域A2相重疊，使墊片部233b與記憶體胞區域A1相重疊，並使絕緣分離體VZ不與虛擬階梯區域A2相重疊，並且插塞218被設置在虛擬階梯區域A2處，在此點上，係為相異。除此以外的部分，係由於與第6圖所展示之記憶體1為相同的構造，因此，在此係省略說明，以下係針對相異的部分作說明。
插塞218，係在包含有階梯部STP的虛擬階梯區域A2處在Z軸方向上而貫通層積體20。另外，藉由在插塞218的側面處形成絕緣體，而能夠與層積體20之間電性絕緣。插塞218，係在虛擬階梯區域A2中，經由導電層219、導電層220、導電層222、導電層206、導電層205、導電層204、導電層203、導電層202以及導電層201，而被與周邊電路110作電性連接。
連接部233a，係被設置在基板210之基板部210a與絕緣分離體VZ之間。連接部233a，係在Z軸方向上與階梯部STP相重疊。連接部233a，係在虛擬階梯區域A2中被設置在插塞218上。藉由此，導電層233，係被與插塞218作電性連接，並經由插塞218、導電層219、導電層220、導電層222、導電層206、導電層205、導電層204、導電層203、導電層202以及導電層201而被與周邊電路110作電性連接。
墊片部233b，係從連接部233a起而延伸存在於記憶體胞區域A1之上方處。墊片部233b，係從絕緣層234、絕緣層235以及絕緣層236而露出。
絕緣分離體VZ，係在Z軸方向上而不與階梯部STP相重疊。絕緣分離體VZ，例如在記憶體1之第1例的製造方法例中，係以使第12圖所展示之開口H2不與階梯部STP相重疊的方式而形成，並在開口H2處形成絕緣層232，藉由此而被作設置。
於記憶體1之第4例中，係具有在Z軸方向上，使接合墊片PD之墊片部與記憶體胞陣列10之記憶體胞區域A1以及虛擬胞區域A3相重疊的構造。藉由此，係能夠將晶片面積縮小。又，於記憶體1之第4例中，係以使連接部233a與虛擬階梯區域A2相重疊，並使絕緣分離體VZ不與虛擬階梯區域A2相重疊的方式而形成。藉由絕緣分離體VZ，即便是在形成包含有記憶體胞陣列10之複數之區域R1的情況時，也能夠將該複數之區域R1相互地作電性絕緣並且能夠對於基板210之龜裂作抑制。又，在形成複數之接合墊片PD的情況，藉由省略用以將複數之接合墊片PD相互地作電性絕緣的絕緣分離體，而能夠對於與絕緣分離體VZ之間的干涉作抑制。
另外，記憶體1之第4例，係能夠與記憶體1之其他例作適當組合。 (記憶體1之第5例)
參照第25圖以及第26圖，針對記憶體1之第5例作說明。第25圖，係為對於記憶體1之第5例中的晶片1B之其中一部分作展示的平面示意圖，並且對於X-Y平面作展示。第26圖，係為用以對於記憶體1之第5例的剖面構造例作說明的剖面示意圖，並且對於沿著基板200之表面的X軸方向、和沿著該表面並與X軸略垂直的Y軸方向、和與該表面略垂直地交叉的Z軸方向作圖示。另外，針對與第1例相同的部分，在此係省略說明，以下係針對與第1例相異的部分作說明。
記憶體1之第5例，相較於記憶體1之第1例，係在Z軸方向上，使連接部233a與虛擬胞區域A3相重疊，並使墊片部233b與記憶體胞區域A1相重疊，並且使絕緣分離體VZ與虛擬階梯區域A2相重疊，在此點上，係為相異。除此以外的部分，係由於與第6圖所展示之記憶體1為相同的構造，因此，在此係省略說明，以下係針對相異的部分作說明。
插塞218，係被設置在記憶體柱MP與階梯部STP之間。插塞218，係在虛擬胞區域A3處在Z軸方向上貫通層積體20。另外，藉由在插塞218的側面處形成絕緣體，而能夠與層積體20之間電性絕緣。插塞218，係在虛擬胞區域A3中，經由導電層219、導電層220、導電層222、導電層206、導電層205、導電層204、導電層203、導電層202以及導電層201，而被與周邊電路110作電性連接。
連接部233a，係被設置在基板210之基板部210a與絕緣分離體VZ之間。連接部233a，係在虛擬胞區域A3中被設置在插塞218上。藉由此，導電層233，係被與插塞218作電性連接，並經由插塞218、導電層219、導電層220、導電層222、導電層206、導電層205、導電層204、導電層203、導電層202以及導電層201而被與周邊電路110作電性連接。
墊片部233b，係從連接部233a起而延伸存在於記憶體胞區域A1之上方處。墊片部233b，係從絕緣層234、絕緣層235以及絕緣層236而露出。
絕緣分離體VZ，係在Z軸方向上與階梯部STP相重疊。絕緣分離體VZ，例如在記憶體1之第1例的製造方法例中，係以使第12圖所展示之開口H2與階梯部STP相重疊的方式而形成，並在開口H2處形成絕緣層232，藉由此而被作設置。
於記憶體1之第5例中，係具有在Z軸方向上，使接合墊片PD之墊片部與記憶體胞陣列10之記憶體胞區域A1相重疊的構造。藉由此，係能夠將晶片面積縮小。又，於記憶體1之第5例中，係以使連接部233a與虛擬胞區域A3相重疊，並使絕緣分離體VZ與虛擬階梯區域A2相重疊的方式而形成。藉由絕緣分離體VZ，即便是在形成包含有記憶體胞陣列10之複數之區域R1的情況時，也能夠將該複數之區域R1相互地作電性絕緣並且能夠對於基板210之龜裂作抑制。又，在形成複數之接合墊片PD的情況，藉由省略用以將複數之接合墊片PD相互地作電性絕緣的絕緣分離體，而能夠對於與絕緣分離體VZ之間的干涉作抑制。
另外，記憶體1之第5例，係能夠與記憶體1之其他例作適當組合。 (記憶體1之第6例)
參照第27圖以及第28圖，針對記憶體1之第6例作說明。第27圖，係為對於記憶體1之第6例中的晶片1B之其中一部分作展示的平面示意圖，並且對於X-Y平面作展示。第28圖，係為用以對於記憶體1之第6例的剖面構造例作說明的剖面示意圖，並且對於沿著基板200之表面的X軸方向、和沿著該表面並與X軸略垂直的Y軸方向、和與該表面略垂直地交叉的Z軸方向作圖示。另外，針對與第1例相同的部分，在此係省略說明，以下係針對與第1例相異的部分作說明。
記憶體1之第6例，相較於記憶體1之第1例，係使連接部233a與虛擬胞區域A3相重疊，並使墊片部233b與記憶體胞區域A1相重疊，並且使絕緣分離體VZ與虛擬胞區域A3相重疊，在此點上，係為相異。除此以外的部分，係由於與第6圖所展示之記憶體1為相同的構造，因此，在此係省略說明，以下係針對相異的部分作說明。
插塞218，係被設置在記憶體柱MP與階梯部STP之間。插塞218，係在虛擬胞區域A3處在Z軸方向上貫通層積體20。另外，藉由在插塞218的側面處形成絕緣體，而能夠與層積體20之間電性絕緣。插塞218，係在虛擬胞區域A3中，經由導電層219、導電層220、導電層222、導電層206、導電層205、導電層204、導電層203、導電層202以及導電層201，而被與周邊電路110作電性連接。
連接部233a，係被設置在基板210之基板部210a與絕緣分離體VZ之間。連接部233a，係在虛擬胞區域A3中被設置在插塞218上。藉由此，導電層233，係被與插塞218作電性連接，並經由插塞218、導電層219、導電層220、導電層222、導電層206、導電層205、導電層204、導電層203、導電層202以及導電層201而被與周邊電路110作電性連接。
墊片部233b，係從連接部233a起而延伸存在於記憶體胞區域A1之上方處。墊片部233b，係從絕緣層234、絕緣層235以及絕緣層236而露出。
絕緣分離體VZ，係在虛擬胞區域A3中與層積體20相重疊，並且不與階梯部STP相重疊。絕緣分離體VZ，係在虛擬胞區域A3中不與虛擬記憶體柱DMP相重疊。絕緣分離體VZ，例如在記憶體1之第1例的製造方法例中，係以使第12圖所展示之開口H2與階梯部STP相重疊的方式而形成，並在開口H2處形成絕緣層232，藉由此而被作設置。
於記憶體1之第6例中，係具有在Z軸方向上，使接合墊片PD之墊片部與記憶體胞陣列10之記憶體胞區域A1相重疊的構造。藉由此，係能夠將晶片面積縮小。又，於記憶體1之第6例中，係以使連接部233a與虛擬胞區域A3相重疊，並使絕緣分離體VZ與虛擬胞區域A3相重疊的方式而形成。藉由絕緣分離體VZ，即便是在形成包含有記憶體胞陣列10之複數之區域R1的情況時，也能夠將該複數之區域R1相互地作電性絕緣並且能夠對於基板210之龜裂作抑制。又，在形成複數之接合墊片PD的情況，藉由省略用以將複數之接合墊片PD相互地作電性絕緣的絕緣分離體，而能夠對於與絕緣分離體VZ之間的干涉作抑制。
另外，記憶體1之第6例，係能夠與記憶體1之其他例作適當組合。 (記憶體1之第7例)
參照第29圖以及第30圖，針對記憶體1之第7例作說明。第29圖，係為對於記憶體1之第7例中的晶片1B之其中一部分作展示的平面示意圖。第30圖，係為用以對於記憶體1之第7例的剖面構造例作說明的剖面示意圖，並且對於沿著基板200之表面的X軸方向、和沿著該表面並與X軸略垂直的Y軸方向、和與該表面略垂直地交叉的Z軸方向作圖示。另外，針對與第6例相同的部分，在此係省略說明，以下係針對與第6例相異的部分作說明。
記憶體1之第7例，相較於記憶體1之第6例，係在Z軸方向上，使墊片部233b與絕緣分離體VZ相重疊，並與基板部210b相重疊之點為相異。除此以外的部分，係由於與第26圖所展示之記憶體1為相同的構造，因此，在此係省略說明，以下係針對相異的部分作說明。
墊片部233b，係從連接部233a起而延伸存在於區域R2。墊片部233b，係從絕緣層234、絕緣層235以及絕緣層236而露出。
絕緣分離體VZ，係在Z軸方向上，於虛擬胞區域A3中與層積體20以及墊片部233b相重疊。絕緣分離體VZ，係在虛擬胞區域A3中不與虛擬記憶體柱DMP相重疊。絕緣分離體VZ，例如在記憶體1之第1例的製造方法例中，係以使第12圖所展示之開口H2與階梯部STP相重疊的方式而形成，並在開口H2處形成絕緣層232，藉由此而被作設置。
於記憶體1之第7例中，係具有在Z軸方向上，使接合墊片PD之墊片部與記憶體胞陣列10之虛擬階梯區域A2以及虛擬胞區域A3相重疊的構造。藉由此，係能夠將晶片面積縮小。又，於記憶體1之第7例中，係以使連接部233a與虛擬胞區域A3相重疊，並使絕緣分離體VZ與虛擬胞區域A3相重疊的方式而形成。藉由絕緣分離體VZ，即便是在形成包含有記憶體胞陣列10之複數之區域R1的情況時，也能夠將該複數之區域R1相互地作電性絕緣並且能夠對於基板210之龜裂作抑制。又，在形成複數之接合墊片PD的情況，藉由省略用以將複數之接合墊片PD相互地作電性絕緣的絕緣分離體，而能夠對於與絕緣分離體VZ之間的干涉作抑制。
另外，記憶體1之第7例，係能夠與記憶體1之其他例作適當組合。
雖然是對於本發明之幾個實施形態作了說明，但是，該等實施形態，係作為例子而揭示者，並非意圖對發明之範圍作限定。該等新穎的實施形態，係能夠以其他之各種形態而被實施，且在不脫離發明之要旨的範圍內，可進行各種的省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
1:記憶體 1A:晶片 1B:晶片 2:記憶體控制器 10:記憶體胞陣列 11:指令暫存器 12:位址暫存器 13:序列器 14:驅動器 15:行解碼器 16:感測放大器 20:層積體 110:周邊電路 200:基板 201:導電層 202:導電層 203:導電層 204:導電層 205:導電層 206:導電層 207:絕緣層 210:基板 210a:基板部 210b:基板部 211:絕緣層 212:導電層 213:半導體層 215:記憶體層 215a:阻隔絕緣膜 215b:電荷積蓄膜 215c:穿隧絕緣膜 216:半導體層 217:芯絕緣層 218:插塞 219:導電層 220:導電層 221:導電層 222:導電層 223:絕緣層 231:絕緣層 232:絕緣層 233:導電層 233a:連接部 233b:墊片部 234:絕緣層 235:絕緣層 236:絕緣層 241:阻劑層 242:阻劑層 A1:記憶體胞區域 A2:虛擬階梯區域 A3:虛擬胞區域 ADD:位址訊號 ALE:位址閂鎖致能訊號 BA:區塊位址 BL:位元線 BLK:區塊 BLK0:區塊 CA:列位址 CLE:指令閂鎖致能訊號 CMD:指令訊號 DAT:資料 DMP:虛擬記憶體柱 H1:開口 H2:開口 I/O:訊號 MP:記憶體柱 MT:記憶體電晶體 NS:NAND字串 PA:頁面位址 PD:接合墊片 R1:區域 R2:區域 RBn:準備、繁忙訊號 REn:讀取致能訊號 SGD:選擇閘極線 SGS:選擇閘極線 SL:源極線 ST1:選擇電晶體 ST2:選擇電晶體 STI:元件分離體 STP:階梯部 SU:字串單元 TR1:電場效果電晶體 TR2:電場效果電晶體 VZ:絕緣分離體 W1:晶圓 W2:晶圓 WEn:寫入致能訊號 WL:字元線
[第1圖]係為對於半導體記憶裝置之構成例作展示的區塊圖。 [第2圖]係為對於記憶體胞陣列之電路構成作展示的電路圖。 [第3圖]係為用以對於記憶體1之第1例作說明的示意圖。 [第4圖]係為對於晶片1B之構造例作展示的平面示意圖。 [第5圖]係為對於第4圖所展示之晶片1B之其中一部分作展示的平面示意圖。 [第6圖]係為用以對於記憶體1之第1例的剖面構造例作說明的剖面示意圖。 [第7圖]係為對於記憶體柱MP之構造例作展示的剖面示意圖。 [第8圖]～[第18圖]係為用以對於記憶體1之第1例的製造方法例作說明的剖面示意圖。 [第19圖]係為對於記憶體1之第2例中的晶片1B之其中一部分作展示的平面示意圖。 [第20圖]係為用以對於記憶體1之第2例的剖面構造例作說明的剖面示意圖。 [第21圖]係為對於記憶體1之第3例中的晶片1B之其中一部分作展示的平面示意圖。 [第22圖]係為用以對於記憶體1之第3例的剖面構造例作說明的剖面示意圖。 [第23圖]係為對於記憶體1之第4例中的晶片1B之其中一部分作展示的平面示意圖。 [第24圖]係為用以對於記憶體1之第4例的剖面構造例作說明的剖面示意圖。 [第25圖]係為對於記憶體1之第5例中的晶片1B之其中一部分作展示的平面示意圖。 [第26圖]係為用以對於記憶體1之第5例的剖面構造例作說明的剖面示意圖。 [第27圖]係為對於記憶體1之第6例中的晶片1B之其中一部分作展示的平面示意圖。 [第28圖]係為用以對於記憶體1之第6例的剖面構造例作說明的剖面示意圖。 [第29圖]係為對於記憶體1之第7例中的晶片1B之其中一部分作展示的平面示意圖。 [第30圖]係為用以對於記憶體1之第7例的剖面構造例作說明的剖面示意圖。
1:記憶體
2:記憶體控制器
10:記憶體胞陣列
11:指令暫存器
12:位址暫存器
13:序列器
14:驅動器
15:行解碼器
16:感測放大器
ADD:位址訊號
ALE:位址閂鎖致能訊號
BA:區塊位址
BLK:(L-1)區塊
BLK1:區塊
BLK0:區塊
CA:列位址
CLE:指令閂鎖致能訊號
CMD:指令訊號
DAT:資料
I/O:訊號
PA:頁面位址
RBn:準備、繁忙訊號
REn:讀取致能訊號
WEn:寫入致能訊號

Claims (11)

  1. 一種半導體記憶裝置，係具備有：第1基板；和 周邊電路，係被設置在前述第1基板上；和 層積體，係被設置在前述周邊電路之上方處，並使複數之第1導電層與複數之第1絕緣層在第1方向上交互地作了層積而成；和 第1柱，係在前述第1方向上貫通前述層積體內，並包含半導體層，並且在前述半導體層與前述複數之第1導電層之間的交點處被形成有記憶體胞；和 第2基板，係被設置在前述層積體以及前述第1柱之上方處，並具有被與前述半導體層作電性連接之第1區域、和被配置在前述第1區域之與前述第1方向交叉的第2方向上之第2區域；和 第2絕緣層，係在前述第1方向上貫通前述第2基板內，並在與前述第1方向以及前述第2方向交叉的第3方向上而延伸存在，而將前述第1區域與前述第2區域之間作電性絕緣；和 第2導電層，係具有在前述第1方向上貫通前述第2基板的第1部分、和在前述第2方向上而延伸存在於前述第2基板的上方並且包含成為接合墊片之區域的第2部分， 前述第2部分，係在前述第1方向上而與前述第2絕緣層相重疊。
  2. 如請求項1所記載之半導體記憶裝置，其中， 前述層積體，係包含有階梯部，該階梯部，係被設置在前述第2方向之端部處，並且逐層地被配置有前述複數之第1導電層以及前述複數之第2導電層之各層， 前述半導體記憶裝置，係更進而具備有：第2柱， 係在前述第1方向上貫通前述層積體內，並被設置在前述第1柱與前述階梯部之間，而與前述周邊電路之間作電性絕緣。
  3. 如請求項2所記載之半導體記憶裝置，其中，前述第2絕緣層，係在前述第1方向而並不與前述層積體相重疊。
  4. 如請求項2所記載之半導體記憶裝置，其中，前述第2絕緣層，係在前述第1方向上而與前述階梯部相重疊。
  5. 如請求項2所記載之半導體記憶裝置，其中， 係更進而具備有：插塞，係在前述第1方向上而延伸存在，並將前述第1部分與前述周邊電路作電性連接， 前述第1部分，係在前述第1方向上而與前述階梯部相重疊。
  6. 一種半導體記憶裝置，係具備有：第1基板；和 周邊電路，係被設置在前述第1基板上；和 層積體，係被設置在前述周邊電路之上方處，並使複數之第1導電層與複數之第1絕緣層在第1方向上交互地作了層積而成；和 第1柱，係在前述第1方向上貫通前述層積體內，並包含半導體層，並且在前述半導體層與複數之第1導電層之間的交點處被形成有記憶體胞；和 第2基板，係被設置在前述層積體以及前述第1柱之上方處，並具有被與前述半導體層作電性連接之第1區域、和被配置在前述第1區域之與前述第1方向交叉的第2方向上之第2區域；和 第2絕緣層，係在前述第1方向上貫通前述第2基板內，並在與前述第1方向以及前述第2方向交叉的第3方向上而延伸存在，而將前述第1區域與前述第2區域之間作電性絕緣；和 第2導電層，係具有在前述第1方向上貫通前述第2基板的第1部分、和在前述第2方向上而延伸存在於前述第2基板的上方並且包含成為接合墊片之區域的第2部分， 前述第1部分，係被配置在前述第1區域與前述第2絕緣層之間。
  7. 如請求項6所記載之半導體記憶裝置，其中， 前述層積體，係包含有階梯部，該階梯部，係被設置在前述第2方向之端部處，並且逐層地被配置有前述複數之第1導電層以及前述複數之第2導電層之各層， 前述半導體記憶裝置，係更進而具備有：第2柱， 係在前述第1方向上貫通前述層積體內，並被設置在前述第1柱與前述階梯部之間，而與前述周邊電路之間作電性絕緣。
  8. 如請求項7所記載之半導體記憶裝置，其中， 係更進而具備有：插塞，係在前述第1方向上而延伸存在，並將前述第1部分與前述周邊電路作電性連接， 前述第1部分，係在前述第1方向上而與前述階梯部相重疊， 前述第2絕緣層，係在前述第1方向上而並不與前述階梯部相重疊。
  9. 如請求項7所記載之半導體記憶裝置，其中， 係更進而具備有：插塞，係在前述第1方向上而延伸存在，並將前述第1部分與前述周邊電路作電性連接， 前述插塞，係被設置在前述第1柱與前述階梯部之間， 前述第2絕緣層，係在前述第1方向上而與前述階梯部相重疊。
  10. 如請求項7所記載之半導體記憶裝置，其中， 係更進而具備有：插塞，係在前述第1方向上而延伸存在，並將前述第1部分與前述周邊電路作電性連接， 前述插塞，係被設置在前述第1柱與前述階梯部之間， 前述第2絕緣層，係在前述第1方向上而與前述層積體相重疊並且並不與前述階梯部相重疊。
  11. 如請求項7所記載之半導體記憶裝置，其中， 係更進而具備有：插塞，係在前述第1方向上而延伸存在，並將前述第1部分與前述周邊電路作電性連接， 前述插塞，係被設置在前述第1柱與前述階梯部之間， 前述第2部分，係在前述第1方向上而與前述第2區域相重疊。
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* Cited by examiner, † Cited by third party
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KR20220053733A (ko) * 2020-10-22 2022-05-02 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법
JP2022142642A (ja) * 2021-03-16 2022-09-30 キオクシア株式会社 半導体装置
WO2023272555A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
KR20240077058A (ko) * 2022-11-24 2024-05-31 삼성전자주식회사 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US10283566B2 (en) * 2017-06-01 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with through-stack contact via structures and method of making thereof
JP2019057532A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
JP2020047814A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
KR20200132570A (ko) * 2019-05-17 2020-11-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
JP2021048220A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2022050185A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体装置およびその製造方法

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