TW202036865A - 半導體記憶裝置 - Google Patents
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Abstract
實施形態提供一種可提昇性能之半導體記憶裝置。 實施形態之半導體記憶裝置包含：於第1方向積層之複數個配線層22；半導體層25，其於複數個配線層22內沿第1方向延伸；第1導電層51，其具有設置於複數個配線層22中之最下層之下方之第1本體部、及自第1本體部向第2方向突出之第1突出部；接觸插塞40，其設置於第1導電層51之第1突出部上，於複數個配線層22內沿第1方向延伸；絕緣膜40A，其設置於接觸插塞40與複數個配線層22之間；第2導電層52，其具有設置於第1導電層51之第1本體部上且與半導體層相接之第2本體部、及設置於第1突出部上且相對於第2本體部突出延伸之第2突出部；以及第1層56，其設置於第1突出部上，與第2突出部及絕緣膜40A相接，且於第2突出部與絕緣膜40A之間延伸。
Description
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置之一種，已知NAND(Not AND，反及)型快閃記憶體。又，已知一種具備三維積層之複數個記憶胞之NAND型快閃記憶體。
實施形態提供一種可提昇性能之半導體記憶裝置。
實施形態之半導體記憶裝置具備：複數個第1配線層，其等於第1方向積層；半導體層，其於上述複數個第1配線層之第1區域內沿上述第1方向延伸；電荷儲存膜，其設置於上述複數個第1配線層與上述半導體層之間；第1導電層，其具有第1本體部及第1突出部，上述第1本體部設置於上述複數個第1配線層中之最下層之下方，且與上述第1區域於上述第1方向重疊，上述第1突出部自上述第1本體部向與上述第1方向交叉之第2方向突出，且與於上述第2方向上與上述第1區域相鄰之第2區域於上述第1方向重疊；接觸插塞，其設置於上述第1導電層之上述第1突出部上，於上述複數個第1配線層之上述第2區域內沿上述第1方向延伸；絕緣膜，其設置於上述接觸插塞與上述複數個第1配線層之間；第2導電層，其具有第2本體部及第2突出部，上述第2本體部設置於上述第1導電層之上述第1本體部上，且與上述半導體層相接，上述第2突出部設置於上述第1突出部上，且相對於上述第2本體部突出而延伸；以及第1層，其設置於上述第1突出部上，與上述第2突出部及上述絕緣膜相接，且於上述第2突出部與上述絕緣膜之間延伸。上述第2突出部及上述第1層中之、於上述第2本體部及上述第2突出部之交界與上述絕緣膜之間延伸之部分之長度，長於自上述第2本體部及上述第2突出部之交界至上述絕緣膜之直線距離。
以下，參照圖式對實施形態進行說明。以下所示之若干實施形態例示用以將本發明之技術思想具體化之裝置及方法，而並非藉由構成零件之形狀、構造、配置等限定本發明之技術思想。圖式係示意性或概念性之圖，各部分之厚度與寬度之關係、部分間之大小比率等未必與實際相同。又，即便於表示相同部分之情況下，亦存在不同圖式中彼此之尺寸或比率表現為不同之情況。於以下說明中，對具有相同功能及構成之要素標註相同符號並適當省略其詳細說明，針對不同部分進行說明。
[1] 第1實施形態 [1-1] 半導體記憶裝置1之區塊構成 第1實施形態之半導體記憶裝置1係可非揮發地記憶資料之NAND型快閃記憶體。圖1係第1實施形態之半導體記憶裝置1之方塊圖。
半導體記憶裝置1具備記憶胞陣列10、列解碼器11、行解碼器12、感測放大器13、輸入輸出電路14、指令暫存器15、位址暫存器16、及定序器(控制電路)17等。
記憶胞陣列10具備j個區塊BLK0～BLK(j－1)。j為1以上之整數。複數個區塊BLK之各者具備複數個記憶胞電晶體。記憶胞電晶體包含可電性改寫之記憶胞。於記憶胞陣列10，為了控制對記憶胞電晶體施加之電壓，配設有複數條位元線、複數條字元線、及源極線等。區塊BLK之具體構成將於下文敍述。
列解碼器11自位址暫存器16接收列位址，並對該列位址進行解碼。列解碼器11基於經解碼得到之列位址，進行字元線等之選擇動作。而且，列解碼器11對記憶胞陣列10供給寫入動作、讀出動作、及刪除動作所需之複數種電壓。
行解碼器12自位址暫存器16接收行位址，並對該行位址進行解碼。行解碼器12基於經解碼得到之行位址，進行位元線之選擇動作。
感測放大器13在讀出動作時，檢測並放大自記憶胞電晶體讀出至位元線之資料。又，感測放大器13在寫入動作時將寫入資料傳送至位元線。
輸入輸出電路14經由複數條輸入輸出線(DQ線)連接於外部裝置(主機裝置)。輸入輸出電路14自外部裝置接收指令CMD及位址ADD。由輸入輸出電路14接收到之指令CMD被傳送至指令暫存器15。由輸入輸出電路14接收到之位址ADD被傳送至位址暫存器16。又，輸入輸出電路14於與外部裝置之間進行資料DAT之收發。
定序器17自外部裝置接收控制信號CNT。控制信號CNT包含晶片使能信號CEn、指令閂鎖使能信號CLE、位址閂鎖使能信號ALE、寫入使能信號WEn、及讀出使能信號REn等。對信號名標註之“n”表示低態有效(active low)。定序器17基於保持於指令暫存器15中之指令CMD及控制信號CNT，控制半導體記憶裝置1整體之動作。又，定序器17執行寫入動作、讀出動作、及刪除動作。
[1-2] 記憶胞陣列10之電路構成 繼而，對記憶胞陣列10之電路構成進行說明。圖2係圖1所示之記憶胞陣列10所包含之一個區塊BLK之電路圖。
複數個區塊BLK之各者具備複數個串單元SU。於圖2中例示有4個串單元SU0～SU3。1個區塊BLK所包含之串單元SU之數量可任意設定。
複數個串單元SU之各者具備複數個NAND串(記憶體串)NS。1個串單元SU所包含之NAND串NS之數量可任意設定。
複數個NAND串NS之各者具備複數個記憶胞電晶體MT、及2個選擇電晶體ST1、ST2。複數個記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。於本說明書中，亦存在將記憶胞電晶體稱為記憶胞或單元之情況。為了簡化，圖2示出NAND串NS具備8個記憶胞電晶體MT(MT0～MT7)之構成例，但實際上NAND串NS所具備之記憶胞電晶體MT之數量多於8個，又，可任意設定。記憶胞電晶體MT具備控制閘極電極及電荷儲存層，非揮發地記憶資料。記憶胞電晶體MT可記憶1位元資料或2位元以上之資料。
串單元SU0所包含之複數個選擇電晶體ST1之閘極共同連接於選擇閘極線SGD0，同樣地，於串單元SU1～SU3分別連接有選擇閘極線SGD1～SGD3。串單元SU0所包含之複數個選擇電晶體ST2之閘極共同連接於選擇閘極線SGS。同樣地，於串單元SU1～SU3分別連接有選擇閘極線SGS。再者，亦可於各區塊BLK所包含之串單元SU0～SU3連接單獨之選擇閘極線SGS，即分別連接選擇閘極線SGS0～SGS3。
各區塊BLK所包含之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。
於各區塊BLK內呈矩陣狀配置之NAND串NS中，位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極共同連接於位元線BL0～BL(m－1)中之任一條。“m”為1以上之整數。進而，各位元線BL共同連接於複數個區塊BLK，且連接於處於各區塊BLK所包含之各串單元SU內之一個NAND串NS。各區塊BLK所包含之複數個選擇電晶體ST2之源極共同連接於源極線SL。源極線SL例如共同連接於複數個區塊BLK。
各區塊BLK所包含之複數個記憶胞電晶體MT之資料例如被統一刪除。讀出及寫入係針對複數個記憶胞電晶體MT統一進行，上述複數個記憶胞電晶體MT共同連接於一個串單元SU中所配設之1條字元線WL。將一個串單元SU內共有字元線WL之記憶胞電晶體MT之組稱為胞單元(cell unit)CU。將胞單元CU所包含之複數個記憶胞電晶體MT分別記憶之1位元資料之集合稱為頁。即，對胞單元CU進行之寫入動作及讀出動作係以頁為單位進行。
再者，NAND串NS亦可具備虛設胞電晶體。具體而言，於選擇電晶體ST2與記憶胞電晶體MT0之間，串聯連接例如2個虛設胞電晶體(未圖示)。於記憶胞電晶體MT7與選擇電晶體ST1之間，串聯連接例如2個虛設胞電晶體(未圖示)。於複數個虛設胞電晶體之閘極分別連接複數條虛設字元線。虛設胞電晶體之構造與記憶胞電晶體相同。虛設胞電晶體並不用以記憶資料，而具有在寫入動作或刪除動作中緩和記憶胞電晶體及選擇電晶體所受到之干擾之功能。
[1-3] 記憶胞陣列10 繼而，對記憶胞陣列10進行說明。圖3係自上方觀察記憶胞陣列10之XY方向之俯視圖。
記憶胞陣列10具備複數個胞陣列部10A、及複數個分接器部10B。於圖3中，未標註陰影之區域全部為胞陣列部10A，標註有陰影之區域全部為分接器部10B。
複數個胞陣列部10A與複數個分接器部10B沿X方向交替配置。胞陣列部10A與分接器部10B沿與X方向正交之Y方向延伸。胞陣列部10A係供配置複數個記憶胞之區域。分接器部10B係供配置複數個接觸插塞之區域，該複數個接觸插塞將較記憶胞更靠下之下層配線與較記憶胞更靠上之上層配線連接。再者，關於圖3之區域AR1，將於下文敍述。
[1-3-1] 胞陣列部10A 圖4係將圖3所示之胞陣列部10A之一部分區域放大後之俯視圖。胞陣列部10A具備複數個記憶體柱MP。複數個記憶體柱MP之各者構成上述NAND串NS。複數個記憶體柱MP於面內例如配置成錯位狀。
複數條位元線BL沿Y方向延伸，且於X方向上排列。記憶體柱MP藉由接觸插塞CP與位元線BL電性連接。
於圖4之示例中，相鄰之2條位元線BL以與1個記憶體柱MP重疊之方式配置。沿Y方向排成一行之複數個記憶體柱MP每隔1個連接有1條位元線。
於胞陣列部10A設置有複數個狹縫ST及複數個狹縫SHE。狹縫ST及狹縫SHE包含絕緣層，含有例如矽氧化物(SiO2
)。
複數個狹縫ST沿X方向延伸。狹縫ST具有將字元線WL、及選擇閘極線SGD、SGS分離之功能。又，狹縫ST具有將於Y方向上相鄰之區塊BLK分離之功能。
複數個狹縫SHE沿X方向延伸。狹縫SHE具有將選擇閘極線SGD分離之功能。又，狹縫SHE具有將於Y方向上相鄰之串單元SU分離之功能。
圖5係將胞陣列部10A之一部分區域沿1條位元線BL在YZ方向上切斷後之剖視圖。
基板20由半導體基板構成。於基板20上方設置源極線SL。於源極線SL上方介隔複數個絕緣層(未圖示)依序積層作為選擇閘極線SGS發揮功能之配線層21、作為複數條字元線WL(包含字元線WL0～WL7)發揮功能之複數個配線層22、及作為選擇閘極線SGD發揮功能之配線層23。
選擇閘極線SGS於圖式中示出1條，但亦可由複數條選擇閘極線、例如3條構成。該情況下，設置與複數條選擇閘極線SGS對應數量之選擇電晶體ST2。同樣地，選擇閘極線SGD於圖式中亦示出1條，但亦可由複數條選擇閘極線、例如3條構成。該情況下，設置與複數條選擇閘極線SGD對應數量之選擇電晶體ST1。
在源極線SL上，以貫通配線層21～23之方式設置複數個記憶體柱MP。圖6係將1個記憶體柱MP在水平方向(沿著X-Y平面之方向)切斷之剖視圖。再者，圖6係包含任意配線層22之剖視圖。
記憶體柱MP設置於記憶體孔MH內。記憶體孔MH之平面形狀例如為圓形。記憶體孔MH以貫通配線層21～23之方式沿Z方向延伸。記憶體柱MP具備核心層24、半導體層25、及記憶體膜(積層膜)26。
核心層24沿Z方向延伸。核心層24包含絕緣層，且例如由矽氧化物(SiO2
)構成。
於核心層24之側面周圍設置半導體層25。作為半導體層25，例如使用多晶矽。半導體層25係形成記憶胞電晶體MT之通道之區域。
於半導體層25之側面周圍設置記憶體膜26。記憶體膜26具備隧道絕緣膜27、電荷儲存膜28、及阻擋絕緣膜29。隧道絕緣膜27與半導體層25相接。阻擋絕緣膜29與配線層21～23相接。作為隧道絕緣膜27，例如使用矽氧化物。作為電荷儲存膜28，使用絕緣膜，例如使用矽氮化物(SiN)或金屬氧化物(鉿氧化物等)。作為阻擋絕緣膜29，例如使用矽氧化物。
如圖5所示，半導體層25以嵌入源極線SL之方式與源極線SL電性連接。於記憶體柱MP上，設置與半導體層25電性連接之導電層30。於導電層30上，設置接觸插塞CP。於接觸插塞CP上，設置位元線BL。
狹縫ST將配線層21～23分斷，且到達源極線SL。作為狹縫ST，例如使用矽氧化物。
狹縫SHE將配線層23分斷。狹縫SHE例如使用矽氧化物。
[1-3-2] 分接器部10B
繼而，對分接器部10B進行說明。圖7係圖3所示之分接器部10B之一部分區域之俯視圖。圖7係擷取圖3所示之區域AR1之俯視圖。
分接器部10B具備複數個第1接觸插塞40、及複數個第2接觸插塞41。即，分接器部10B具有兩種接觸插塞40、41。於圖7中，藉由對第1接觸插塞40標註陰影而對第2接觸插塞41不標註陰影來區分兩者。複數個第1接觸插塞40之配置與複數個第2接觸插塞41之配置相比密度較小。第1接觸插塞40及第2接觸插塞41之平面形狀例如為圓或橢圓。第1接觸插塞40及第2接觸插塞41例如配置為錯位狀。
第1接觸插塞40電性連接於與記憶體柱MP下端部相接地設置於胞陣列部10A之源極線SL。進而，第1接觸插塞40將較記憶胞靠上層之配線與源極線SL電性連接。第1接觸插塞40配置於胞陣列部10A附近。
第2接觸插塞41與較源極線SL更靠下層之配線、及形成於基板20之元件電性連接。第1接觸插塞40將較記憶胞靠上層之配線與形成於基板20之元件等電性連接。
圖8係分接器部10B所包含之第1接觸插塞40及第2接觸插塞41之剖視圖。
首先，對第1接觸插塞40之截面構造進行說明。於源極線SL上，以貫通配線層21～23之方式設置有第1接觸插塞40。作為第1接觸插塞40，使用鎢(W)等金屬。於第1接觸插塞40之側面周圍，設置有絕緣膜40A。作為絕緣膜40A，例如使用矽氧化物。第1接觸插塞40藉由絕緣膜40A與配線層21～23電性絕緣。
於第1接觸插塞40上設置有電極43。於電極43上設置有接觸插塞44。於接觸插塞44設置有上層配線層45。
接著，對第2接觸插塞41之截面構造進行說明。於基板20上方設置有下層配線層42。下層配線層42與形成於基板20之元件電性連接。形成於基板20之元件包含p通道MOS電晶體、及n通道MOS電晶體等。
於下層配線層42上，以貫通配線層21～23之方式設置有第2接觸插塞41。作為第2接觸插塞41，使用鎢(W)等金屬。於第2接觸插塞41之側面周圍設置有絕緣膜41A。作為絕緣膜41A，例如使用矽氧化物。第2接觸插塞41藉由絕緣膜41A與配線層21～23電性絕緣。
在第2接觸插塞41上依序設置有電極43、接觸插塞44、及上層配線層45。
[1-4] 分接器部10B之詳細構造 繼而，對分接器部10B之詳細構造進行說明。圖9係分接器部10B之俯視圖。圖10係沿著圖9之A-A'線之分接器部10B之剖視圖。圖11係沿著圖9之B-B'線之分接器部10B之剖視圖。
在基板20(未圖示)上設置有絕緣層50。於胞陣列部10A中之絕緣層50上，依序積層有導電層51A、導電層52、及導電層53A。導電層51A、導電層52、及導電層53A構成源極線SL。導電層51A、導電層52、及導電層53A形成於胞陣列部10A整體，導電層51A、導電層52、及導電層53A之平面形狀與胞陣列部10A之平面形狀大致相同。導電層51A、導電層52、及導電層53A相互電性連接。導電層52與記憶體柱MP之半導體層25直接相接。作為導電層51A、導電層52、及導電層53A，例如使用多晶矽。導電層52亦可含有金屬。
於分接器部10B中之絕緣層50上設置有導電層51B。導電層51B由與導電層51A相同之材料構成，且由與導電層51A連續之層構成。導電層51B自導電層51A之一部分沿X方向延伸，到達第1接觸插塞40之下。導電層51B之平面形狀為四邊形。導電層51B與第1接觸插塞40相接，且與第1接觸插塞40電性連接。
於導電層51A、51B之側面周圍設置有絕緣層54。作為絕緣層54，例如使用矽氧化物。
於導電層51B上，設置有自導電層52向X方向突出之導電層52A。導電層52A與導電層52電性連接，由與導電層52相同之材料構成。導電層52A蜿蜒。導電層52A係由沿X方向延伸之複數個部分、與沿Y方向延伸之複數個部分交替地連接而構成。於圖9之示例中，導電層52A包含與導電層52相接且沿X方向延伸之第1部分、自上述第1部分沿Y方向延伸之第2部分、及自上述第2部分沿X方向延伸且與下述犧牲層56A相接之第3部分。
於導電層51B及絕緣層54上設置有絕緣層55。作為絕緣層55，例如使用矽氧化物(SiO2
)、矽氮化物(SiN)、或氧化鋁(AlO)。
於導電層51B之上方且絕緣層55上，設置有犧牲層56A及犧牲層56B。犧牲層56A及犧牲層56B由相同材料構成，且由連續之層構成。犧牲層56A及犧牲層56B包含在與源極線SL所包含之導電層52相同位準之層中。
犧牲層56B被第1接觸插塞40貫通。犧牲層56B之面積大於第1接觸插塞40之面積。犧牲層56B之平面形狀為四邊形。犧牲層56B與第1接觸插塞40周圍之絕緣膜40A相接，與第1接觸插塞40電性絕緣。
犧牲層56A與導電層52A相接，並延伸至犧牲層56B。犧牲層56A蜿蜒。犧牲層56A之寬度小於犧牲層56B之Y方向之寬度。犧牲層56A係由沿X方向延伸之複數個部分、與沿Y方向延伸之複數個部分交替地連接而構成。於圖9之示例中，犧牲層56A包含與導電層52A相接且沿X方向延伸之第1部分、自上述第1部分沿Y方向延伸之第2部分、及自上述第2部分沿X方向延伸且與犧牲層56B相接之第3部分。
沿著導電層52A及犧牲層56A之蜿蜒部分之長度長於自源極線SL(具體而言為導電層51A、52、53A)之交界至第1接觸插塞40之直線距離。又，沿著導電層52A及犧牲層56A之蜿蜒部分之長度長於自源極線SL(具體而言為導電層51A、52、53A)之交界至絕緣膜40A之直線距離。
犧牲層56A及犧牲層56B於形成源極線SL所包含之導電層52之步驟中，由與形成於胞陣列部10A之犧牲層相同之材料構成，包含在與該犧牲層相同位準之層中。又，與犧牲層56A及犧牲層56B相同位準之導電層用作形成狹縫ST時之蝕刻終止層。
作為犧牲層56A及犧牲層56B，例如使用非晶矽、或多晶矽。又，作為犧牲層56A及犧牲層56B，使用未摻雜之非晶矽、或摻雜有磷(P)、硼(B)、及碳(C)中之任一種之非晶矽。又，作為犧牲層56A及犧牲層56B，亦可使用如矽氮化物(SiN)之絕緣材料。
再者，源極線SL所包含之導電層52形成於對犧牲層56A進行濕式蝕刻而藉由該濕式蝕刻去除犧牲層後之區域。導電層52A與犧牲層56A之交界對應於未由濕式蝕刻而去除之犧牲層56A之端部。因此，導電層52A與犧牲層56A之交界會有與圖示位置不同之情況。實際上，會有因犧牲層56A之濕式蝕刻之進一步進展而使得導電層52A與犧牲層56A之交界位於更靠犧牲層56A側之情況。
於犧牲層56A、56B之側面周圍設置有絕緣層57。作為絕緣層57，例如使用矽氧化物。
於犧牲層56A、56B、及絕緣層57上設置絕緣層58。作為絕緣層58，例如使用矽氧化物(SiO2
)、矽氮化物(SiN)、或氧化鋁(AlO)。
於犧牲層56A、56B之上方且絕緣層58上設置導電層53B。導電層53B由與導電層53A相同之材料構成，且係由與導電層53A連續之層構成。導電層53B自導電層53A沿X方向延伸，到達第1接觸插塞40。導電層53B在其端部被第1接觸插塞40貫通。導電層53B之平面形狀為四邊形。導電層53B與第1接觸插塞40周圍之絕緣膜40A相接，與第1接觸插塞40電性絕緣。
於導電層53A、53B之側面周圍設置絕緣層59。於導電層53A、53B、及絕緣層59上設置絕緣層60。作為絕緣層59、60，例如使用矽氧化物。
於絕緣層60上，介隔複數個層間絕緣層31而積層配線層21～23。作為層間絕緣層31，例如使用矽氧化物。
積層而成之源極線SL中之正中間之犧牲層56A於Y方向上之截面寬度，小於其上層53B及下層51B於Y方向上之截面寬度。即，於A-A'截面，夾在源極線SL上層之導電層53B與下層之導電層51B之間之區域之一部分為犧牲層56A，其餘為絕緣層57。
再者，如圖11所示，於狹縫ST之下部，設置包含在與犧牲層56A相同階層之層中且由與犧牲層56A相同之材料構成之犧牲層。該犧牲層用作形成狹縫ST時之蝕刻終止層。
同樣地，於狹縫ST之下部，設置包含在與導電層53B相同位準之層中且由與導電層53B相同之材料構成之導電層。該導電層被狹縫ST貫通。
[1-5] 第1變化例 圖12係第1變化例之分接器部10B之俯視圖。
犧牲層56A與導電層52A相接，到達犧牲層56B。犧牲層56A沿相對於X方向傾斜之方向延伸。犧牲層56A形成為直線狀。犧牲層56B延伸之方向可任意設計。分接器部10B之截面構造與上述實施形態相同。
[1-6] 第2變化例 圖13係第2變化例之分接器部10B之俯視圖。
圖13之犧牲層56A與圖9之犧牲層56A相比，蜿蜒之程度更多。犧牲層56A連接於犧牲層56B之中央部(換言之，為犧牲層56B於Y方向上之端部以外)。犧牲層56B之蜿蜒形狀可任意設計。分接器部10B之截面構造與上述實施形態相同。
[1-7] 第1實施形態之效果 第1實施形態之半導體記憶裝置1具備設置有記憶體柱MP之胞陣列部10A、及設置有第1接觸插塞40之分接器部10B。半導體記憶裝置1具備嵌埋於記憶體柱MP下部之源極線SL(亦稱為嵌埋源極線)。源極線SL係將導電層51A、導電層52、及導電層53A依序積層而構成。導電層52以與記憶體柱MP所包含之半導體層25相接之方式與半導體層25電性連接。
又，半導體記憶裝置1具備與源極線SL電性連接之第1接觸插塞40。第1接觸插塞40與記憶體柱MP上方之上層配線電性連接。藉此，可自上層配線經由第1接觸插塞40對源極線SL施加電壓。
源極線SL所包含之導電層52形成於如下區域，上述區域係對設置於胞陣列部10A之犧牲層進行濕式蝕刻，藉由該濕式蝕刻去除犧牲層而成。該濕式蝕刻係用以對記憶體柱MP之記憶體膜26局部進行蝕刻從而使記憶體柱MP之半導體層25露出之步驟。犧牲層由與設置於分接器部10B之犧牲層56A相同之材料構成，且由與犧牲層56A連續之層構成。
存在如下可能性：當犧牲層之濕式蝕刻進展時，設置於分接器部10B之犧牲層56A被蝕刻，進而設置於第1接觸插塞40之側面之絕緣膜40A亦被蝕刻。於該情況下，可能會因濕式蝕刻導致選擇閘極線SGS露出，之後形成之導電層52會導致源極線SL與選擇閘極線SGS短路。
相對於此，於本實施形態中，犧牲層56A具有蜿蜒之形狀，又，犧牲層56A之寬度亦變窄。藉此，可抑制濕式蝕刻所使用之蝕刻液滲入犧牲層56A內。結果為，可抑制濕式蝕刻進展至第1接觸插塞40。進而，可抑制源極線SL與選擇閘極線SGS短路。
又，因為可抑制配線間之短路，所以半導體記憶裝置1可正常進行所期望之動作。藉此，可提昇半導體記憶裝置1之性能。又，可抑制配線間之短路引起半導體記憶裝置1產生不良。藉此，可提昇半導體記憶裝置1之良率。
[2] 第2實施形態 對第2實施形態之分接器部10B之構成進行說明。圖14係分接器部10B之俯視圖。圖15係沿著圖14之A-A'線之分接器部10B之剖視圖。圖16係沿著圖14之B-B'線之分接器部10B之剖視圖。
導電層51B具有與犧牲層56A及犧牲層56B相同之平面形狀。即，導電層51B包含以與犧牲層56A相同之方式蜿蜒之部分。同樣地，導電層53B具有與犧牲層56A及犧牲層56B相同之平面形狀。即，導電層53B包含以與犧牲層56A相同之方式蜿蜒之部分。其他構成與第1實施形態相同。
於第2實施形態中，可藉由一次光微影步驟加工導電層51B、犧牲層56A及犧牲層56B、以及導電層53B。藉此，可簡化製造步驟。
第2實施形態亦可應用於第1實施形態中所示之第1及第2變化例。
[3] 變化例等 上述實施形態之半導體記憶裝置具備：複數個第1配線層≪22、WL等≫，其等於第1方向≪Z方向≫上積層；半導體層≪25≫，其於上述複數個第1配線層中之第1區域內沿上述第1方向延伸；電荷儲存膜≪28≫，其設置於上述複數個第1配線層與上述半導體層之間；第1導電層≪51A、51B≫，其等具有第1本體部≪51A≫及第1突出部≪51B≫，上述第1本體部≪51A≫設置於上述複數個第1配線層中之最下層之下方，且與上述第1區域於上述第1方向上重疊，上述第1突出部≪51B≫自上述第1本體部向與上述第1方向交叉之第2方向突出，且與於上述第2方向上與上述第1區域相鄰之第2區域於上述第1方向重疊；接觸插塞≪40≫，其設置於上述第1導電層之上述第1突出部上，於上述複數個第1配線層之上述第2區域內沿上述第1方向延伸；絕緣膜≪40A≫，其設置於上述接觸插塞與上述複數個第1配線層之間；第2導電層≪52、52A≫，其等具有第2本體部≪52≫及第2突出部≪52A≫，上述第2本體部≪52≫設置於上述第1導電層之上述第1本體部上，且與上述半導體層相接，上述第2突出部≪52A≫設置於上述第1突出部上，相對於上述第2本體部突出延伸；以及第1層≪56A、56B≫，其等設置於上述第1突出部上，與上述第2突出部及上述絕緣膜相接，且於上述第2突出部與上述絕緣膜之間延伸。上述第2突出部及上述第1層中於上述第2本體部及上述第2突出部之交界與上述絕緣膜之間延伸之部分之長度長於自上述第2本體部及上述第2突出部之交界至上述絕緣膜之直線距離。
於本說明書中，“連接”表示電性連接，不排除例如其間介隔其他元件之情況。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種方式實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其等之變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2019-53331號(申請日：2019年3月20日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶裝置
10:記憶胞陣列
10A:胞陣列部
10B:分接器部
11:列解碼器
12:行解碼器
13:感測放大器
14:輸入輸出電路
15:指令暫存器
16:位址暫存器
17:定序器
20:基板
21:配線層
22:配線層
23:配線層
24:核心層
25:半導體層
26:記憶體膜
27:隧道絕緣膜
28:電荷儲存膜
29:阻擋絕緣膜
30:導電層
31:層間絕緣層
40:接觸插塞
40A:絕緣膜
41:接觸插塞
42:下層配線層
43:電極
44:接觸插塞
45:上層配線層
50:絕緣層
51A:導電層
51B:導電層
52:導電層
52A:導電層
53A:導電層
53B:導電層
54:絕緣層
55:絕緣層
56A:犧牲層
56B:犧牲層
57:絕緣層
58:絕緣層
59:絕緣層
60:絕緣層
BL:位元線
BLK:區塊
CP:接觸插塞
CU:胞單元
MH:記憶體孔
MP:記憶體柱
MT:記憶胞電晶體
NS:NAND串
SGD:選擇閘極線
SGS:選擇閘極線
SHE:狹縫
ST:狹縫
ST1:選擇電晶體
ST2:選擇電晶體
SU:串單元
WL:字元線
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係圖1所示之記憶胞陣列所包含之一個區塊BLK之電路圖。 圖3係記憶胞陣列之XY方向之俯視圖。 圖4係圖3所示之胞陣列部之一部分區域之XY方向之俯視圖。 圖5係胞陣列部之一部分區域之YZ方向之剖視圖。 圖6係一個記憶體柱之XY方向之剖視圖。 圖7係圖3所示之分接器部之一部分區域之XY方向之俯視圖。 圖8係分接器部所包含之接觸插塞之XZ方向之剖視圖。 圖9係分接器部之XY方向之俯視圖。 圖10係沿著圖9之A-A'線之分接器部之XZ方向之剖視圖。 圖11係沿著圖9之B-B'線之分接器部之YZ方向之剖視圖。 圖12係第1變化例之分接器部之XY方向之俯視圖。 圖13係第2變化例之分接器部之XY方向之俯視圖。 圖14係第2實施形態之分接器部10B之俯視圖。 圖15係沿著圖14之A-A'線之分接器部10B之剖視圖。 圖16係沿著圖14之B-B'線之分接器部10B之剖視圖。
10A:胞陣列部
10B:分接器部
40:接觸插塞
41:接觸插塞
51A:導電層
51B:導電層
52:導電層
52A:導電層
53A:導電層
53B:導電層
56A:犧牲層
56B:犧牲層
ST:狹縫
Claims (8)
- 一種半導體記憶裝置，其具備： 複數個第1配線層，其等於第1方向積層； 半導體層，其於上述複數個第1配線層之第1區域內沿上述第1方向延伸； 電荷儲存膜，其設置於上述複數個第1配線層與上述半導體層之間； 第1導電層，其具有第1本體部及第1突出部，上述第1本體部設置於上述複數個第1配線層中之最下層之下方，且與上述第1區域於上述第1方向重疊，上述第1突出部自上述第1本體部向與上述第1方向交叉之第2方向突出，且與於上述第2方向上與上述第1區域相鄰之第2區域於上述第1方向重疊； 接觸插塞，其設置於上述第1導電層之上述第1突出部上，於上述複數個第1配線層之上述第2區域內沿上述第1方向延伸； 絕緣膜，其設置於上述接觸插塞與上述複數個第1配線層之間； 第2導電層，其具有第2本體部及第2突出部，上述第2本體部設置於上述第1導電層之上述第1本體部上，且與上述半導體層相接，上述第2突出部設置於上述第1突出部上，且相對於上述第2本體部突出而延伸；以及 第1層，其設置於上述第1突出部上，與上述第2突出部及上述絕緣膜相接，且於上述第2突出部與上述絕緣膜之間延伸；且 上述第2突出部及上述第1層中之、於上述第2本體部及上述第2突出部之交界與上述絕緣膜之間延伸之部分之長度，長於自上述第2本體部及上述第2突出部之交界至上述絕緣膜之直線距離。
- 如請求項1之半導體記憶裝置，其中上述第2導電層之上述第2突出部與上述第1層蜿蜒。
- 如請求項1或2之半導體記憶裝置，其中上述第1突出部之平面形狀為四邊形。
- 如請求項1或2之半導體記憶裝置，其中上述第1層含有非晶矽或多晶矽。
- 如請求項1或2之半導體記憶裝置，其中上述第1層含有摻雜有磷(P)、硼(B)、或碳(C)之矽(Si)。
- 如請求項1或2之半導體記憶裝置，其中上述第2導電層之材料與上述第1層之材料不同。
- 如請求項1或2之半導體記憶裝置，其進而具備設置於上述第1突出部與上述第1層之間之絕緣層。
- 如請求項1或2之半導體記憶裝置，其進而具備設置於上述半導體層之上方且與上述接觸插塞電性連接之配線。
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