JP2023086649A - Ｓｓｄウェハデバイス及びｓｓｄウェハデバイスの製造方法 - Google Patents

Ｓｓｄウェハデバイス及びｓｓｄウェハデバイスの製造方法 Download PDF

Info

Publication number
JP2023086649A
JP2023086649A JP2022083503A JP2022083503A JP2023086649A JP 2023086649 A JP2023086649 A JP 2023086649A JP 2022083503 A JP2022083503 A JP 2022083503A JP 2022083503 A JP2022083503 A JP 2022083503A JP 2023086649 A JP2023086649 A JP 2023086649A
Authority
JP
Japan
Prior art keywords
wafer
ssd
major surface
semiconductor wafer
terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022083503A
Other languages
English (en)
Other versions
JP7334305B2 (ja
Inventor
研 舟木
Ken Funaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Western Digital Technologies Inc
Original Assignee
Western Digital Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Digital Technologies Inc filed Critical Western Digital Technologies Inc
Publication of JP2023086649A publication Critical patent/JP2023086649A/ja
Application granted granted Critical
Publication of JP7334305B2 publication Critical patent/JP7334305B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06152—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being non uniform, i.e. having a non uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】ソリッドステートドライブ（ＳＳＤ）及びその製造方法を提供する。【解決手段】ソリッドステートドライブ（ＳＳＤ）ウェハデバイスは、第１の半導体ウェハと、第２の半導体ウェハとを含む、第１の半導体ウェハ及び第２の半導体ウェハは、一緒に結合されている。第１のウェハは、ダイボンドパッドを有するいくつかのメモリダイを含み、第２のウェハは、いくつかの電気相互接続を含み、いくつかの電気相互接続のそれぞれは、第１の端子及び第２の端子を電気相互接続の対向する端部において含む。ウェハが一緒に接着されているときに、第２のウェハの第１の端子は、第１のウェハのメモリダイのダイボンドパッドに接着されている。第２の端子は、ＳＳＤコントローラと結合するために露出されたままであり、ＳＳＤコントローラは、第１のウェハのメモリダイと、データセンター内のサーバなどのホストデバイスとの間のデータ及び信号の転送を制御する。【選択図】図１

Description

大規模データストレージが、ポータブル消費者デバイスのためのものであろうが、又はグリッド若しくはクラウドベースの大きいデータセンター内のものであろうが、大規模データストレージの必要性は、増大し続ける。データセンターは、従来の回転ディスクドライブを使用することから、不揮発性ＮＡＮＤメモリを含むソリッドステートドライブ（Solid State Drive、ＳＳＤ）を使用することに移行している。多くの様々なＳＳＤデバイス構成が既知であるが、例は、一般に、システムインパッケージ（System-In-a-Package、ＳＩＰ）又はマルチチップモジュール（Multichip Module、ＭＣＭ）として組み立てられ得、組み立てにおいて、複数の半導体ダイは、ウェハからダイシングされ、次いで、基板の上面にコントローラダイと一緒に取り付けられる。次いで、デバイスは、モールドコンパウンド（mold compound）内にカプセル封入され得る。これらのデバイスのうちの１つ以上は、次いで、プリント回路基板などのホストデバイスに取り付けられ得、ＳＳＤとして一緒に使用され得る。大きい記憶容量を提供するが、このようなデバイスは、労力及びコストがかかり、半導体ダイを形成及びダイシングするための多数の製作ステップ、次いで、ダイを半導体パッケージ内に形成するための複数の組み立てステップを必要とする。
本技術の実施形態によるＳＳＤウェハデバイスを形成するためのフローチャートである。
本技術の実施形態による、第１の半導体ウェハ、及び第１の半導体ウェハからの半導体ダイの平面図である。
本技術の実施形態による、切り欠きが形成された後の第１の半導体ウェハの平面図である。
本技術の実施形態による、第２の半導体ウェハ、及び第２の半導体ウェハからの端子のグループの平面図である。
本技術の実施形態による第２のウェハの一部分の断面端視図である。
本技術の実施形態による、第１のウェハと接合するために反転された第２のウェハを示す平面図である。
本技術の実施形態によるＳＳＤウェハデバイスの斜視図である。
本技術の実施形態によるＳＳＤウェハデバイスの平面図である。
本技術の実施形態による、一緒に接合されている第１のウェハ及び第２のウェハの第１の部分の断面端視図である。
本技術の実施形態による、一緒に接合された第１のウェハ及び第２のウェハの第１の部分の線ＣＳ－１（図８）に沿う断面端視図である。
本技術の実施形態による、一緒に接合されている第１のウェハ及び第２のウェハの第２の部分の断面端視図である。
本技術の実施形態による、一緒に接合された第１のウェハ及び第２のウェハの第２の部分の線ＣＳ－２（図８）に沿う断面端視図である。
本技術の実施形態によるＳＳＤウェハデバイスの平面図である。
本技術の実施形態による、ＳＳＤコントローラを含むＳＳＤウェハデバイスの平面図である。
本技術の実施形態による、ＳＳＤウェハデバイスの一部分の断面端視図である。
本技術の代替実施形態に従って製作された第２の半導体ウェハの断面端視図である。 本技術の代替実施形態に従って製作された第２の半導体ウェハの断面端視図である。 本技術の代替実施形態に従って製作された第２の半導体ウェハの断面端視図である。
本技術の代替実施形態に従って製作された第２の半導体ウェハの平面図である。
本技術の代替実施形態による、一緒に接合されている第１のウェハ及び第２のウェハの一部分の断面端視図である。
本技術の代替実施形態による、一緒に接合された第１のウェハ及び第２のウェハの一部分の断面端視図である。
本技術の代替実施形態によるＳＳＤウェハデバイスの斜視図である。
本技術の代替実施形態による、ＳＳＤコントローラを含むＳＳＤウェハデバイスの平面図である。
本技術の実施形態によるＳＳＤウェハデバイスと共に動作するデータセンターの概略図である。
ここで、本技術について、図面を参照して説明し、本技術は、実施形態では、半導体ウェハ全体から形成されたＳＳＤデバイスに関する。ＳＳＤデバイス内の第１のウェハは、ダイボンドパッドを有するいくつかの半導体ダイを含むように加工され得、半導体ダイは、実施形態では、フラッシュメモリダイであり得る。第１のウェハは、切り欠きを、ウェハの周囲の周りに、半導体ダイによって使用されていない領域において含むように製作され得る。ＳＳＤウェハデバイス内の第２のウェハは、電気相互接続を含むように加工され得、電気相互接続のそれぞれは、第１の端子及び第２の端子を第２のウェハの主表面上に有する。相互接続の第１の端子は、第１のウェハ上のダイのダイボンドパッドの位置に対応する位置にマッピングされる。相互接続の第２の端子は、第１のウェハ上の切り欠きの位置に対応する位置にマッピングされる。
加工されると、第１のウェハ及び第２のウェハは、ＳＳＤウェハデバイスを形成するように接合され得る。ウェハは、例えば、第２のウェハの電気相互接続の第１の端子を第１のウェハ上のダイのボンドパッドに銅対銅（Copper-to-Copper、Ｃｕ－ｔｏ－Ｃｕ）ボンディングによってのように接着することによって、接合され得る。第２のウェハの相互接続の第２の端子は、第１のウェハの切り欠きにおいて覆われずにアクセス可能なままにされる。ウェハがこのように接合されると、ＳＳＤコントローラは、切り欠きにおいて取り付けられ得、電気相互接続の第２の端子に結合され得る。その後、接合されたウェハは、ＳＳＤデバイスとして使用され得、ＳＳＤコントローラは、ＳＳＤウェハデバイス内の第１のウェハの半導体ダイのそれぞれへの／からのデータの転送を制御する。
更なる実施形態では、第１のウェハの切り欠きは、省略され得る。この実施形態では、電気相互接続は、第２のウェハの第１の主表面上の第１の端子を第１のウェハ上のダイのダイボンドパッドの位置に対応する位置において有する。電気相互接続の第２の端子は、第１の主表面の反対側の第２のウェハの第２の主表面まで延びる。全ての電気相互接続の第２の端子は、第２の主表面上に、１つ以上のクラスタで一緒にグループ化され得る。次いで、第１のウェハ及び第２のウェハは、第１のウェハ内のダイのダイボンドパッドに接着する第２のウェハの第１の主表面内の端子と一緒に接着され得る。ウェハがこのように接合されると、１つ以上のＳＳＤコントローラは、第２のウェハの第２の主表面上の第２の端子に貼り付けられ得る。その後、接合されたウェハは、ＳＳＤデバイスとして使用され得、１つ以上のＳＳＤコントローラは、ＳＳＤウェハデバイス内の第１のウェハの半導体ダイのそれぞれへの／からのデータの転送を制御する。
本発明は、多くの異なる形態で具現化され得、本明細書に記載の実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が周到及び完全であり本発明を当業者に十分に伝えるように、提供されている。実際、本発明は、添付の特許請求の範囲によって定義されている本発明の範囲及び精神内に含まれる、これらの実施形態の代替形態、修正形態、及び均等物を網羅することが意図されている。更に、本発明の以下の詳細な説明において、数多くの具体的な詳細が、本発明の周到な理解を提供するために記載されている。しかしながら、本発明はこのような具体的な詳細なしに実施され得ることが、当業者には明らかである。
本明細書で使用され得るように、「頂部」及び「底部」、「上部」及び「下部」、並びに「垂直」及び「水平」という用語と、これらの形態とは、例としてであり、例示のためのみであり、参照されたものが位置及び向きにおいて交換され得る限り、本技術の説明を限定することは意図されていない。また、本明細書で使用されるように、「実質的に」及び／又は「約」という用語は、指定された寸法又はパラメータが、所与の用途についての許容可能な製作公差内で変化し得ることを意味する。一実施形態では、許容可能な製作公差は、所与の寸法の±２．５％である。
本開示のために、接続は、直接接続、又は（例えば、１つ以上の他の部分を介する）間接的な接続であり得る。いくつかの場合では、第１の要素が第２の要素に接続されている、貼り付けられている、取り付けられている、又は結合されているとして言及されるときに、第１の要素及び第２の要素は、互いに直接接続されてもよく、貼り付けられてもよく、取り付けられてもよく、若しくは結合されてもよく、又は互いに間接的に接続されてもよく、貼り付けられてもよく、取り付けられてもよく、若しくは結合されてもよい。第１の要素が第２の要素に直接接続されている、貼り付けられている、取り付けられている、又は結合されているとして言及されるときに、（可能な場合、第１の要素及び第２の要素を接続する、貼り付ける、取り付ける、又は結合するために使用される接着剤又は溶融金属以外に）介在する要素は第１の要素と第２の要素との間にない。
ここで、本技術の一実施形態について、図１のフローチャート及び図２～図２４の図を参照して説明する。ステップ２００において、図２に示すように、第１の半導体ウェハ１００は、いくつかの半導体ダイ１０２に加工され得る。第１の半導体ウェハ１００は、チョクラルスキー（Czochralski、ＣＺ）プロセス又は浮遊帯域（Floating Zone、ＦＺ）プロセスのいずれかに従って成長させた単結晶シリコンであり得るウェハ材料のインゴットとして開始してもよい。しかしながら、第１のウェハ１００は、更なる実施形態では、他の材料から他のプロセスによって形成されてもよい。
半導体ウェハ１００は、インゴットから切断され得、半導体ウェハ１００の第１の主平坦表面１０４、及び表面１０４の反対側の第２の主平坦表面１０６（図９及び図１０）の両方が、平滑な表面を提供するように研磨され得る。第１の主表面１０４は、ウェハ１００を半導体ダイ１０２のそれぞれに分割し、半導体ダイ１０２のそれぞれの集積回路を第１の主表面１０４上及び／又は内の活性領域内に形成するための様々な加工ステップを受け得る。
実施形態では、半導体ダイ１０２は、例えば、２Ｄ ＮＡＮＤフラッシュメモリ若しくは３Ｄビットコストスケーリング（Bit Cost Scaling、ＢｉＣＳ）、Ｖ－ＮＡＮＤ、又は他の３Ｄフラッシュメモリを含むフラッシュメモリダイとして製作され得るが、他のタイプのダイ１１０が使用されてもよい。このような実施形態では、ウェハ１００の活性領域は、誘電体基板内に形成された集積回路メモリセル配列を含むように、ステップ２００において加工され得る。ステップ２０４において、様々な導電性メタライゼーション層は、内部メタライゼーション層（図示せず）、及び半導体ダイ１０２のそれぞれの表面上のダイボンドパッド１０８を含む、活性領域内でパターン化され得る。図２に示すダイ１０２上のダイボンドパッド１０８のパターン及び数は、例としてのみであり、更なる実施形態において、他のパターン及び数のダイボンドパッド１０８が、ダイ１０２の表面上に形成されてもよい。半導体ダイ１０２内のメモリセル配列は、内部メタライゼーション層と、メタライゼーション層に略垂直に形成された導電性ビア（図示せず）とによって、ダイボンドパッド１０８に結合され得る。
ボンドパッド１０８は、例えば、銅、アルミニウム、及びこれらの合金から形成され得、ライナーを、例えばＴｉ／ＴｉＮ／Ｔｉなどの例えばチタン／窒化チタン積層体から形成された最上面上に含み得るが、更なる実施形態では、これらの材料は、変化し得る。ボンドパッド１０８の材料は、蒸着及び／又はめっき技法によって適用されてもよい。
ステップ２０６において、第１の半導体ウェハ１００は、バックグラインドプロセスにおいて、第１の半導体ウェハ１００の最終厚さまで薄くされ得、実施形態では、第１の半導体ウェハ１００の最終厚さは、２０μｍ～５０μｍの間、例えば２５μｍなどであってもよいが、更なる実施形態では、ウェハ１００は、この範囲よりも薄くてもよく又は厚くてもよい。図２は、ウェハ１００上の半導体ダイ１０２のパターンを示すが、半導体ダイ１０２の数及びパターンは、例示のために示されており、更なる実施形態では、ウェハ１００内の半導体ダイ１０２の数及び／又はパターンは、変化し得る。
ダイ１０２の数及びパターンに関わらず、ダイ１０２の幾何学的形状、及び半導体ウェハ１００の円形の性質を考慮すると、ダイが製作されないウェハ１００の使用されていない領域がある。本技術の一実施形態によれば、ウェハ１００は、切り欠き１１０をウェハ１００内に形成するためのステップ２０８において、図３の平面図に示すように、これらの領域内で切断され得る。切り欠き１１０は、概して長方形であり得、鋸、レーザー、化学エッチングによって形成されてもよいが、切り欠き１１０は、他の形状であってもよく、切り欠き１１０の領域内のウェハ材料を除去するための他の方法によって形成されてもよい。更なる実施形態では、切り欠き１１０は、バックグラインドステップ２０６の前に形成され得る。
切り欠き１１０のサイズは、例えば、以下に説明するように、ウェハ１００上の切り欠きの数及びダイボンドパッド１０８の数に依存して、実施形態で変化し得る。図示の実施形態では、４つの切り欠き１１０があり、ウェハ１００の４つの四分円内のそれぞれに１つの切り欠き１１０がある。更なる実施形態では、ウェハ１００は、４つを超える又は４つ未満の切り欠き１１０を含み得ることが企図され得る。上記のように、切り欠きは、有利には、半導体ダイ加工のために使用されないウェハ１００の領域内に位置付けされ得る。しかしながら、更なる実施形態では、例えば、そうでなければ半導体ダイのために使用されるウェハ１００の中央領域などのウェハ１００の１つ以上の領域は、禁止領域（keep-out area）として称され得ることが企図され得る。ウェハマップは、半導体ダイがこれらの禁止領域内に形成されておらず切り欠き１１０がこれらの領域内に形成されているように提供され得る。また、図１６～図２３に関して以下に説明する本技術の代替の実施形態では、切り欠き１１０は全体的に省略され得る。
ウェハ１００上への半導体ダイ１０２の形成の前、後、又はこれと並列に、図４及び図５に示すように、ステップ２１０において、第２の半導体ウェハ１２０は、電気相互接続１２２を含むように加工され得る。半導体ウェハ１２０は、切断され得、半導体ウェハ１２０の第１の主表面１１４、及び表面１１４の反対側の第２の主表面１１６（図９）の両方が、平滑な表面を提供するように研磨され得る。次いで、電気相互接続１２２は、図５の断面図に示すように、１つ以上の内部メタライゼーション層１２４及びビア１２６を誘電体フィルム１２８の層内に形成することによって、第２のウェハ１２０内に製作され得る。電気相互接続１２２は、表面１１４上に可視であるとして図４に示されているが、更なる実施形態では、図５に示すように、電気相互接続１２２は、表面１１４の下に埋め込められ得る。
例えば図４に示すように、電気相互接続１２２は、ウェハ１２０上の内部位置からウェハ１２０上の周囲位置まで延びる。電気相互接続１２２の第１の内部端部は、ウェハ１００上のダイ１０２上のダイボンドパッド１０８のそれぞれの鏡像位置に対応する。電気相互接続１２２の第２の周囲端部は、ウェハ１００上の切り欠き１１０の鏡像位置に対応する。サンプルの電気相互接続１２２のみが、図４に示されており、１つの電気相互接続１２２が、ウェハ１００上のダイボンドパッド１０８のそれぞれについて、ウェハ１２０上にあり得る。更なる実施形態では、ダイボンドパッド１０８があるよりも多い又は少ない電気相互接続１２２があり得る。図４の電気相互接続１２２のパターンは、例としてのみ示されており、更なる実施形態では、変化し得る。
メタライゼーション層１２４及びビア１２６は、フォトリソグラフィ及び薄膜堆積プロセスを使用して、誘電体フィルム層１２８がメタライゼーション層１２４及びビア１２６に点在して、ウェハ１２０内に一度に一層ごと形成され得る。フォトリソグラフィプロセスは、例えば、パターン定義、プラズマ、化学エッチング、又はドライエッチング及び研磨を含んでもよい。薄膜堆積プロセスは、例えば、スパッタリング及び／又は化学蒸着を含んでもよい。メタライゼーション層１２４は、例えば銅及び銅合金を含む様々な導電性金属から形成されてもよく、ビア１２６は、例えばタングステン、銅及び銅合金を含む様々な導電性金属で裏打ち及び／又は充填されてもよい。
ステップ２０８において、パッドは、電気相互接続１２２のそれぞれの内部端部及び周囲端部のそれぞれにおいて形成される。電気相互接続１２２上の、本明細書で端子１３０及び端子１３２と称されるこれらのパッドは両方、第１の主表面１１４において形成される。しかしながら、図１６～図２３に関して以下に説明する更なる実施形態では、端子１３０は、第１の主表面１１４において形成され得、反対側の端子１３２は、第２の主表面１１６において形成され得る。
端子１３０は、第１のウェハ１００のダイ１０２のそれぞれのダイボンドパッド１０８のパターンを反映する（mirror）パターンで主表面１１４上に形成される。端子１３２は、（図４及び図５の実施形態では）第１のウェハ１００の切り欠き１１０の位置に対応するグリッドパターンで主表面１１４上に形成される。上記のように、電気相互接続１２２は、端子１３０及び端子１３２の対のうちのそれぞれの対を互いに電気的に結合するように、内部端子１３０と周囲端子１３２との間に延びる。
端子１３０、１３２は、例えば、銅、アルミニウム、及びこれらの合金から形成され得、ライナーを、例えばＴｉ／ＴｉＮ／Ｔｉなどの例えばチタン／窒化チタン積層体から形成された最上面上に含み得るが、更なる実施形態では、これらの材料は、変化し得る。端子及びライナーは、蒸着及び／又はめっき技法によって適用されてもよい。
電気相互接続部１２２及び端子１３０、１３２の形成後、第２のウェハ１２０は、ウェハ１２０をウェハ１２０の最終厚さまで薄くするためのバックグラインドステップ２１６を受け得る。実施形態では、第２のウェハは、例えば２５μｍなどの２０μｍ～５０μｍの最終厚さまで薄くされ得るが、第２のウェハ１２０の最終厚さは、更なる実施形態における最終厚さよりも大きくてもよく又は小さくてもよい。
第１の半導体ウェハ１００及び第２の半導体ウェハ１２０の製作が完了すると、ウェハのうちの１つは、図６に示すウェハ１２０のように反転され得、第１のウェハ及び第２のウェハは、図７の斜視図及び図８の平面図に示すようにＳＳＤウェハデバイス１４０を形成するように、ステップ２２０において互いに貼り付けられ得る。ウェハ１００の第２の主表面１０６は、切り欠き１１０内のウェハ１２０の周囲端子１３２であるように、図８の平面図で可視である。半導体ダイ１０８、端子１３０、及び電気相互接続１２２は、ウェハ１００の表面１０４とウェハ１２０の表面１１４との間の界面において一緒に挟まれているため、半導体ダイ１０８、端子１３０、及び電気相互接続１２２は、想像線で図８に示されている。しかしながら、ウェハ１２０内の周囲端子１３２のグリッドパターンは、ウェハ１００の切り欠き１１０内に位置付けされており、アクセス可能である。
図１０は、図８の線ＣＳ－１に沿う断面図である。上記のように、ウェハ１２０内の内部端子１３０の位置は、ウェハ１００内のダイボンドパッド１０８のミラー位置（mirror position）に対応する。図９及び図１０に示すように、ウェハのうちの１つが反転され、ウェハが一緒にされたときに、ウェハ１２０の内部端子１３０は、ウェハ１００のダイボンドパッド１０８と位置合わせされ、ウェハ１００のダイボンドパッド１０８に接着される（図９及び図１０は、単一の半導体ダイ１０２のサンプルを示す）。
端子１３０及びボンドパッド１０８は、例えばＣｕ－ｔｏ－Ｃｕボンディングを含む様々なボンディング技法のいずれかによって、一緒に接着され得る。Ｃｕ－ｔｏ－Ｃｕボンディングプロセスでは、端子１３０及びボンドパッド１０８は、平坦であるように制御され、端子１３０及びボンドパッド１０８は、そうでなければ端子１３０又はボンドパッド１０８上に積もることがあり密接な接着を妨げ得る周囲微粒子がほとんどない制御された環境内で、形成される。このような適切に制御された条件下で、端子１３０及びボンドパッド１０８は、表面張力に基づいて相互接着を形成するように、互いに位置合わせされ得、互いに押し付けられ得る。このような接着は、室温で形成され得るが、熱がまた、適用されてもよい。このプロセスは、本明細書ではＣｕ－ｔｏ－Ｃｕボンディングと称されるが、この用語はまた、端子１３０及びボンドパッド１０８が銅以外の材料から形成される場合にも適用され得る。
更なる実施形態では、端子１３０は、ハイブリッドボンディングによってボンドパッド１３０に接着され得る。ハイブリッドボンディングでは、フィルム層は、ウェハ１００及び／又はウェハ１２０上に、ボンドパッド１０８及び／又は端子１３０の周りに提供され得る。第１のウェハ１００及び第２のウェハ１２０が一緒にされたときに、端子１３０及びボンドパッド１０８は、上記のように一緒に接着することができ、端子１３０及び／又はパッド１０８の周りのフィルム層（複数可）は、ウェハ１００、１２０を一緒に更に接着することができる。
図１２は、１つの半導体ダイ１０８及び切り欠き１１０の一部分を示す、８の線ＣＳ－２に沿う断面図である。上記のように、ウェハ１２０内の周囲端子１３２の位置は、ウェハ１００内の切り欠き１１０のミラー位置に対応する。図１１及び図１２に示すように、ウェハのうちの１つが反転され、ウェハが一緒にされたときに、ウェハ１２０の周囲端子１３２は、ウェハ１００の切り欠き１１０と位置合わせされ、ウェハ１００の切り欠き１１０内に位置付けされる。図１１及び図１２は、単一の端子１３０に接続された、単一のダイ１０２の単一の接着パッド１０８のサンプルを示す。図１１及び図１２は、切り欠き１１０においてサンプル端子１３２に接続された単一の電気相互接続１２２を更に示す。
図１３は、ウェハ１００及びウェハ１２０が互いに貼り付けられた後のＳＳＤウェハデバイス１４０の平面図を示す。この観点から、ウェハ１００の第２の主表面１０６が図示されており、ウェハ１２０内の端子１３２のグリッドパターンが、切り欠き１１０内で可視でありアクセス可能である。ステップ２２４において、ＳＳＤコントローラ１４２及びＳＳＤコントローラ１４４は、図１４の平面図に示すように、ウェハ１００の第２の主表面１０６に貼り付けられ得る。図１４及び図１５の断面図に示すように、ＳＳＤコントローラ１４２は、フリップチップボンディングによってのように端子１３２に電気的に結合するように、切り欠き１１０内に嵌合することができる。特に、ＳＳＤコントローラ１４２は、Ｃｕ－ｔｏ－Ｃｕボンディングによってのように端子１３２に結合するボンドパッド１４５を含み得る。ＳＳＤコントローラ１４２は、図１５に示すように、切り欠き１１０内に嵌合するようにサイズ決定され得るが、更なる実施形態では、ＳＳＤコントローラ１４２はそれぞれ、切り欠き１１０よりも大きい又は小さい長さ、幅、及び／又は高さを有し得る。
次いで、ＳＳＤコントローラ１４２のそれぞれは、ウェハ１００の第２の主表面１０６上でＳＳＤコントローラ１４２とマスターコントローラ１４４との間に貼り付けられたフレックス回路１４６によってのように、マスターＳＳＤコントローラ１４４に結合され得る。ＳＳＤコントローラ１４２は、フレックス回路１４６以外の方法によってマスターＳＳＤコントローラ１４４に結合され得る。
ＳＳＤコントローラ１４２及びＳＳＤコントローラ１４４がＳＳＤウェハデバイス１４０に貼り付けられると、信号及びデータは、ＳＳＤコントローラ１４２のそれぞれを介してデバイス１４０のウェハ１００上のダイ１０２のそれぞれに／から転送され得る。ＳＳＤデバイス１４０は、ステップ２２６において試験され得る。その後、信号及びデータは、図２４に関してより詳細に以下で説明するように、マスターＳＳＤコントローラ１４４を介してそれぞれのＳＳＤコントローラ１４２とサーバなどのホストデバイスとの間で転送され得る。マスターＳＳＤコントローラ１４４は、ホストデバイスとＳＳＤデバイス１４０との間の通信を可能にするためのイーサネットネットワークコネクタなどのネットワーク能力を含み得る。
図１４及び図１５の実施形態では、ＳＳＤコントローラ１４２は、ＳＳＤデバイス１４０の端子１３２をマスターＳＳＤコントローラ１４４と接続するためのデータ／信号コネクタの例である。更なる実施形態では、コントローラ１４２以外のデータ／信号コネクタが、ＳＳＤデバイス１４０の端子１３２をマスターＳＳＤコントローラ１４４と電気的に結合してもよい。このような実施形態では、これらのデータ／信号コネクタは、コントローラ機能を実行しないことがあるが、代わりに、信号及び／又はデータを端子１３２とマスターＳＳＤコントローラ１４４との間で単に渡すことができる。
上記の実施形態では、第２のウェハ１２０は、電気相互接続１２２の端子１３０及び端子１３２が全て、図５の断面図に示すように、ウェハ１２０の同じ主表面１１４上にあるように製作される。更なる実施形態では、第２のウェハ１２０は、主表面１１４上の端子１３０が、ウェハ１２０の反対側の主表面１１６上の端子１３２に接続するように製作され得る。ここで、このような実施形態について、図１６～図２３を参照して説明する。
図１６～図２３の実施形態では、ウェハ１００は、上記のように製作され得る。しかしながら、図１６～図２３の実施形態での１つの違いは、ウェハ１００内の切り欠き１１０が省略され得ることである。この実施形態でのウェハ１００は、切り欠きのない円形の周囲を有し得る。
図１６の断面図を参照すると、ウェハ１２０は、上記のように製作されてもよく、メタライゼーション層１２４及びビア１２６は、電気相互接続１２２を形成する。次いで、端子１３０は、上記のようにウェハ１２０の第１の主表面１１４上に形成され得る。図１６は、端子１３０及び電気相互接続１２２のサンプリングを示す。しかしながら、端子１３０は、上記のように、ウェハ１００内のダイ１０２のダイボンドパッド１０８にミラーパターン（mirror pattern）で提供され得、端子１３０のそれぞれは、電気相互接続１２２に接続され得る。しかしながら、図２～図１５に関する上記の実施形態とは異なり、（端子１３０に接続された第１の端部の反対側の）電気相互接続１２２の第２の端部１２２は、上記の切り欠き１１０に対応する位置まで延びる必要はない。第２の端部１２２ａは、一緒にクラスタ化し得、ウェハ１２０の第２の主表面１１６に向かって下方に延び得る。
図１７の断面図を参照すると、次に、ウェハ１２０は、第２の端部１２２ａをウェハ１２０の第２の主表面１１６において露出させるように、バックグラインドステップにおいて薄くされ得る。次に、図１８の断面図及び図１９の平面図に示すように、ウェハ１２０は、反転され得、端子１３２は、電気相互接続１２２のそれぞれの第２の端部１２２ａ上に形成され得る。端子１３２は、上記のように、第２の主表面１１６上に形成され得る。図１８及び図１９に示す端子１３２は、例としてのみであり、更なる実施形態では、主表面１１６内の端子１３２のパターンは、変化し得る。また、端子１３２は、単一のクラスタで一緒にグループ化されて図示されているが、更なる実施形態では、端子１３２の複数のクラスタがあり得る。
次に、ウェハ１００の第１の主表面１０４及びウェハ１２０の第１の主表面１１４はそれぞれ、例えば上記のようにＣｕ－ｔｏ－Ｃｕボンディングによって、一緒に結合され得る。図２０及び図２１は、一緒に接合されているウェハ１００及びウェハ１２０の一部分の断面図を示す。図２２は、接合されたウェハ１００及びウェハ１２０によって形成されたＳＳＤウェハデバイス１６０の斜視図を示す。図２０及び図２１に示すように、ウェハ１２０内の端子１３０は、上記のように、ウェハ１００内のダイボンドパッド１０８のそれぞれに接着され得る。第１の主表面１１４内の端子１３０のそれぞれは、電気相互接続１２２によって、反対側の第２の主表面１１６内の端子１３２に接着され得る。
電気相互接続１２２をウェハ１２０の第２の主表面１１６内で終端する１つの利点は、第２の主表面１１６における端子１３２の場所に関するより大きい柔軟性である。特に、端子１３２は、切り欠き１１０に対応する場所において位置付けされる必要がないため、端子１３２は、第２の主表面１１６上のどこでも終端し得る。上記のように、図１９に示す位置は、一例のみであり、端子１３２は、他の位置において一緒にクラスタ化されてもよく、又は第２の主表面１１６上で２つ以上のクラスタに広がってもよい。
図２３は、例えば、上記のようなフリップチップボンディングによってのように、端子１３２に貼り付けられたＳＳＤコントローラ１６２を示すＳＳＤウェハデバイス１６０の平面図である。ＳＳＤコントローラ１６２は、図２４に関して以下に説明するように、ＳＳＤウェハデバイス１６０とサーバなどのホストデバイスとの間の信号及びデータの転送を制御することができる。全ての端子１３２が一緒にクラスタ化されているこの実施形態では、単一のＳＳＤコントローラ１６２が使用されてもよい。しかしながら、例えば、端子１３２の複数のクラスタがある場合、複数のＳＳＤコントローラが使用され得、複数のＳＳＤコントローラのそれぞれは、上記のように、マスターコントローラに接続されている。
図２４は、データセンター１７０内で使用されるＳＳＤウェハデバイス１４０又はＳＳＤウェハデバイス１６０の概略図である。この例は、ＳＳＤウェハデバイス１４０を図示するが、ＳＳＤウェハデバイス１６０が、加えて又は代替として、使用されてもよい。複数のウェハデバイス１４０／１６０は、ラック１７２内に収容され得る。単一のラック１７２が図示されているが、複数のこのようなラック１７２があり得る。ラック１７２のぞれぞれは、信号及びデータをラック１７２内のＳＳＤウェハデバイス１４０／１６０のそれぞれのＳＳＤコントローラに／から転送するための通信インターフェース１７４を有し得る。次いで、通信インターフェースは、ラック（複数可）１７２内のＳＳＤウェハデバイス１４０／１６０と、例えばサーバであり得るホストデバイス１８０との間の信号及びデータの転送を可能にする通信ハブ１７６に結合され得る。１つ以上のサーバ１８０は、ラック１８２内に収容され得る。単一のラック１８２が図示されているが、複数のラック１８２があり得る。信号及びデータは、更なる実施形態では、他の通信プロトコル（communications protocols）によって、ＳＤウェハデバイス１４０／１６０とホストデバイス１８０との間で転送され得ることが理解される。
上記のＳＳＤデバイス１４０及びＳＳＤデバイス１６０は、従来のＳＳＤデバイスに対してのいくつかの利点を提供する。従来のデバイスでは、個々の半導体ダイが、ウェハ製作中に、ウェハからダイシングされ、次いで、基板、ワイヤボンド、及びパッケージの周りの成形コンパウンドなどの材料を含む半導体パッケージに組み立てられる。本技術のＳＳＤデバイスは、全ウェハから製作されるため、ウェハ製作中にウェハを個々の半導体ダイにダイシングするステップが省略され得、個々のダイを半導体パッケージに組み立てるプロセス全体が省かれ得、時間、材料、及びコストの著しい節約をもたらす。また、ＳＳＤデバイス１４０／１６０の記憶容量は、ＳＳＤデバイス内のウェハのサイズを変更することによって、及び／又はＳＳＤデバイス内の半導体ダイ１０２の数を変更することによって容易にスケーリングされ得る。
要約すると、本技術の例は、第１の主表面、第２の主表面、及び複数のメモリダイを含む第１の半導体ウェハであって、複数のメモリダイのうちのそれぞれのメモリダイが、複数のボンドパッドを第１の主表面において含む、第１の半導体ウェハと、第３の主表面、第４の主表面、及び複数の電気相互接続を含む第２の半導体ウェハであって、電気相互接続のそれぞれが、第３の主表面における第１の端子を電気相互接続の第１の端部において含み、第３の主表面及び第４の主表面のうちの１つにおける第２の端子を第１の端部の反対側の電気相互接続の第２の端部において含む、第２の半導体ウェハとを備えるソリッドステートドライブ（ＳＳＤ）ウェハデバイスであって、第１の半導体ウェハの第１の主表面が、第２の半導体ウェハの第３の主表面に結合されており、複数の電気相互接続のそれぞれの第１の端子が、複数のダイボンドパッドのうちの一ダイボンドパッドに接着されている、ソリッドステートドライブ（ＳＳＤ）ウェハデバイスに関する。
別の例では、本技術は、第１の主表面、第２の主表面、及び複数のメモリダイを含む第１の半導体ウェハであって、メモリダイのそれぞれが、複数のボンドパッドを第１の主表面において含む、第１の半導体ウェハと、第１の半導体ウェハに接着された第２の半導体ウェハであって、第２の半導体ウェハが、第３の主表面、第４の主表面、及び複数の電気相互接続を含み、電気相互接続のそれぞれが、第３の主表面における第１の端子を電気相互接続の第１の端部において含み、第３の主表面及び第４の主表面のうちの１つにおける第２の端子を第１の端部の反対側の電気相互接続の第２の端部において含み、複数の電気相互接続のそれぞれの第１の端子が、複数のダイボンドパッドのうちの一ダイボンドパッドに接着されている、第２の半導体ウェハと、複数の電気相互接続の第２の端子に電気的に結合された１つ以上のＳＳＤコントローラとを備えるソリッドステートドライブ（ＳＳＤ）ウェハデバイスに関する。
更なる例では、本技術は、第１の主表面、第２の主表面、及び複数のＮＡＮＤダイを含む第１の半導体ウェハであって、複数のＮＡＮＤダイのうちのそれぞれのＮＡＮＤダイが、複数のボンドパッドを第１の主表面において含む、第１の半導体ウェハ、第１の半導体ウェハに結合された第２の半導体ウェハであって、第２の半導体ウェハが、第３の主表面、第４の主表面、及び電気相互接続手段とを含み、電気相互接続手段が、第１の端部を第３の主表面において含み、第２の端部を第３の主表面及び第４の主表面のうちの１つにおいて含む、第２の半導体ウェハを備えるソリッドステートドライブ（ＳＳＤ）ウェハデバイスであって、第１のウェハ及び第２のウェハが、電気相互接続手段の第１の端部が複数のダイボンドパッドのうちのダイボンドパッドに電気的に結合されているように、一緒に接着されている、ソリッドステートドライブ（ＳＳＤ）ウェハデバイスに関する。
本発明の上記の詳細な説明は、例示及び説明のために提示されている。上記の詳細な説明が、網羅的である、又は本発明を開示されている正確な形態に限定することは意図されていない。多くの修正形態及び変形形態が、上記の教示に鑑みて可能である。記載されている実施形態は、本発明の原理及び本発明の実際の用途を最良に説明して、これによって、当業者が、本発明を、様々な実施形態において及び修正形態と共に、企図される特定の使用に適するように最良に使用することを可能にするために選択されている。本発明の範囲は、本明細書に添付の特許請求の範囲によって定義されていることが意図されている。

Claims (20)

  1. 第１の主表面、第２の主表面、及び複数のメモリダイを含む第１の半導体ウェハであって、前記複数のメモリダイのうちのそれぞれのメモリダイが、複数のボンドパッドを前記第１の主表面において含む、第１の半導体ウェハと、
    第３の主表面、第４の主表面、及び複数の電気相互接続を含む第２の半導体ウェハであって、前記電気相互接続のそれぞれが、前記第３の主表面における第１の端子を前記電気相互接続の第１の端部において含み、前記第３の主表面及び前記第４の主表面のうちの１つにおける第２の端子を前記第１の端部の反対側の前記電気相互接続の第２の端部において含む、第２の半導体ウェハと
    を備えるソリッドステートドライブ（ＳＳＤ）ウェハデバイスであって、
    前記第１の半導体ウェハの前記第１の主表面が、前記第２の半導体ウェハの前記第３の主表面に結合されており、前記複数の電気相互接続のそれぞれの前記第１の端子が、前記複数のダイボンドパッドのうちの一ダイボンドパッドに接着されている、ソリッドステートドライブ（ＳＳＤ）ウェハデバイス。
  2. 前記複数の電気相互接続のそれぞれの前記第２の端子が、前記第２の半導体ウェハの前記第３の主表面において終端する、請求項１に記載のＳＳＤウェハデバイス。
  3. 前記第１の半導体ウェハが、複数の切り欠きを前記第１の半導体ウェハの周囲の周りに更に含む、請求項２に記載のＳＳＤウェハデバイス。
  4. 前記複数の電気相互接続のそれぞれの前記第２の端子が、前記第１の半導体ウェハ及び前記第２の半導体ウェハが一緒に結合されているときに、前記切り欠きの位置に対応する前記第３の主表面における位置において終端する、請求項３に記載のＳＳＤウェハデバイス。
  5. 前記複数の電気相互接続の前記第２の端子に電気的に結合された１つ以上のＳＳＤコントローラを更に備える、請求項４に記載のＳＳＤウェハデバイス。
  6. 前記１つ以上のＳＳＤコントローラのうちの少なくとも１つが、前記複数の切り欠きのうちの少なくとも１つ内に物理的に位置付けされている、請求項５に記載のＳＳＤウェハデバイス。
  7. 前記少なくとも１つのＳＳＤコントローラが、前記複数の電気相互接続のうちの少なくともある電気相互接続の前記第２の端子にフリップチップボンディングで接着されている、請求項６に記載のＳＳＤウェハデバイス。
  8. 前記複数の電気相互接続の前記第２の端子に直接結合された複数の信号／データコネクタと、
    信号及びデータの一方又は両方を前記複数の電気相互接続の前記第２の端子に及びから転送するために、前記複数の信号／データコネクタに結合されたＳＳＤコントローラとを更に備える、請求項４に記載のＳＳＤウェハデバイス。
  9. 前記ＳＳＤコントローラが、マスターＳＳＤコントローラを含み、前記複数の信号／データコネクタが、前記マスターＳＳＤコントローラに結合されたＳＳＤコントローラを含む、請求項８に記載のＳＳＤウェハデバイス。
  10. 前記複数の電気相互接続のそれぞれの前記第２の端子が、前記第２の半導体ウェハの前記第４の主表面において終端する、請求項１に記載のＳＳＤウェハデバイス。
  11. 前記複数の電気相互接続の前記第２の端子が、前記第２の半導体ウェハの前記第４の主表面において、単一のグループで一緒にクラスタ化されている、請求項１０に記載のＳＳＤウェハデバイス。
  12. 前記複数の電気相互接続の前記第２の端子が、前記第２の半導体ウェハの前記第４の主表面において、複数のグループで一緒にクラスタ化されている、請求項１０に記載のＳＳＤウェハデバイス。
  13. 前記第４の主表面上にあり前記複数の電気相互接続の前記第２の端子に電気的に結合された１つ以上のＳＳＤコントローラを更に備える、請求項１０に記載のＳＳＤウェハデバイス。
  14. 第１の主表面、第２の主表面、及び複数のメモリダイを含む第１の半導体ウェハであって、メモリダイのそれぞれが、複数のボンドパッドを前記第１の主表面において含む、第１の半導体ウェハと、
    前記第１の半導体ウェハに接着された第２の半導体ウェハであって、前記第２の半導体ウェハが、第３の主表面、第４の主表面、及び複数の電気相互接続を含み、前記電気相互接続のそれぞれが、前記第３の主表面における第１の端子を前記電気相互接続の第１の端部において含み、前記第３の主表面及び前記第４の主表面のうちの１つにおける第２の端子を前記第１の端部の反対側の前記電気相互接続の第２の端部において含み、前記複数の電気相互接続のそれぞれの前記第１の端子が、前記複数のダイボンドパッドのうちの一ダイボンドパッドに接着されている、第２の半導体ウェハと、
    前記複数の電気相互接続の前記第２の端子に電気的に結合された１つ以上のＳＳＤコントローラと
    を備えるソリッドステートドライブ（ＳＳＤ）ウェハデバイス。
  15. 前記１つ以上のＳＳＤコントローラのうちの少なくとも１つのＳＳＤコントローラが、前記複数の電気相互接続の前記第２の端子に直接結合されたボンドパッドを含む、請求項１４に記載のＳＳＤウェハデバイス。
  16. 前記第１の半導体ウェハが、少なくとも１つの切り欠きを前記第１の半導体ウェハの周囲において更に含む、請求項１４に記載のＳＳＤウェハデバイス。
  17. 前記複数の電気相互接続の前記第２の端子が、前記第１の半導体ウェハ及び前記第２の半導体ウェハが一緒に結合されているときに、前記第２の半導体ウェハの前記第３の主表面において、前記少なくとも１つの切り欠きに対応する位置において終端する、請求項１６に記載のＳＳＤウェハデバイス。
  18. 前記複数の電気相互接続の前記第２の端子が、前記第２の半導体ウェハの前記第４の主表面において終端する、請求項１４に記載のＳＳＤウェハデバイス。
  19. 前記複数の相互接続の前記第２の端子が、単一のクラスタで一緒にグループ化されており、前記１つ以上のＳＳＤコントローラが、前記第２の半導体ウェハの前記第４の主表面に取り付けられた単一のコントローラを第２の端子の前記クラスタの上に含む、請求項１８に記載のＳＳＤウェハデバイス。
  20. 第１の主表面、第２の主表面、及び複数のＮＡＮＤダイを含む第１の半導体ウェハであって、前記複数のＮＡＮＤダイのうちのそれぞれのＮＡＮＤダイが、複数のボンドパッドを前記第１の主表面において含む、第１の半導体ウェハ、
    前記第１の半導体ウェハに結合された第２の半導体ウェハであって、前記第２の半導体ウェハが、第３の主表面、第４の主表面、及び電気相互接続手段とを含み、前記電気相互接続手段が、第１の端部を前記第３の主表面において含み、第２の端部を前記第３の主表面及び前記第４の主表面のうちの１つにおいて含む、第２の半導体ウェハ
    を備えるソリッドステートドライブ（ＳＳＤ）ウェハデバイスであって、
    前記第１のウェハ及び第２のウェハが、前記電気相互接続手段の前記第１の端部が前記複数のダイボンドパッドのうちの前記ダイボンドパッドに電気的に結合されているように、一緒に接着されている、ソリッドステートドライブ（ＳＳＤ）ウェハデバイス。

JP2022083503A 2021-12-10 2022-05-23 Ｓｓｄウェハデバイス及びｓｓｄウェハデバイスの製造方法 Active JP7334305B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/547,455 2021-12-10
US17/547,455 US12009354B2 (en) 2021-12-10 2021-12-10 SSD wafer device and method of manufacturing same

Publications (2)

Publication Number Publication Date
JP2023086649A true JP2023086649A (ja) 2023-06-22
JP7334305B2 JP7334305B2 (ja) 2023-08-28

Family

ID=86695048

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022083503A Active JP7334305B2 (ja) 2021-12-10 2022-05-23 Ｓｓｄウェハデバイス及びｓｓｄウェハデバイスの製造方法

Country Status (3)

Country Link
US (1) US12009354B2 (ja)
JP (1) JP7334305B2 (ja)
CN (1) CN116314112A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019220680A (ja) * 2018-06-18 2019-12-26 インテル・コーポレーション 別々に加工された後に接合されたウェハ内に制御回路とアレイを備えた三次元（３ｄ）メモリ
WO2021095469A1 (ja) * 2019-11-15 2021-05-20 キオクシア株式会社 ストレージシステム及びウェハ
JP2021150601A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体ウェハおよびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150511A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
KR20220023848A (ko) * 2020-08-20 2022-03-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11450575B2 (en) * 2020-10-05 2022-09-20 Western Digital Technologies, Inc. System and method for die crack detection in a CMOS bonded array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019220680A (ja) * 2018-06-18 2019-12-26 インテル・コーポレーション 別々に加工された後に接合されたウェハ内に制御回路とアレイを備えた三次元（３ｄ）メモリ
WO2021095469A1 (ja) * 2019-11-15 2021-05-20 キオクシア株式会社 ストレージシステム及びウェハ
JP2021150601A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体ウェハおよびその製造方法

Also Published As

Publication number Publication date
CN116314112A (zh) 2023-06-23
US20230187430A1 (en) 2023-06-15
JP7334305B2 (ja) 2023-08-28
US12009354B2 (en) 2024-06-11

Similar Documents

Publication Publication Date Title
US11929349B2 (en) Semiconductor device having laterally offset stacked semiconductor dies
CN211350641U (zh) 电子设备
US5380681A (en) Three-dimensional multichip package and methods of fabricating
US11444062B2 (en) Memory scaling semiconductor device
US7745259B2 (en) Layered chip package and method of manufacturing same
US8466542B2 (en) Stacked microelectronic assemblies having vias extending through bond pads
US8174109B2 (en) Electronic device and method of manufacturing same
WO2017034654A1 (en) Independent 3d stacking
WO2012011933A1 (en) Microelectronic elements with post-assembly planarization
KR102019551B1 (ko) 다이 에지에 다이 본드 패드들을 포함하는 반도체 디바이스
US10249587B1 (en) Semiconductor device including optional pad interconnect
WO2019212623A1 (en) Bifurcated memory die module semiconductor device
JP7334305B2 (ja) Ｓｓｄウェハデバイス及びｓｓｄウェハデバイスの製造方法
CN115148611B (zh) 2.5d封装结构及制备方法
CN110867385A (zh) 一种封装结构及其制备方法
CN114724967A (zh) 一种具有tsv的异构芯片封装结构的封装方法
Tanaka et al. Low-cost through-hole electrode interconnection for 3D-SiP using room-temperature bonding
CN113725097B (zh) 半导体封装方法及半导体封装结构
Tanaka et al. Silicon Through-Hole Interconnection for 3D-SiP Using Room Temperature Bonding
CN117690863A (zh) 一种2.5d封装结构的制备方法
TWI361480B (en) Semiconductor device having multiple die redistribution layer and method of making the same
CN117650127A (zh) 一种半导体封装结构及其制备方法
CN116487343A (zh) 用于多个模具封装的可研磨散热器
CN113725086A (zh) 芯片封装结构的制作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220531

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20220624

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20220921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230605

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230816

R150 Certificate of patent or registration of utility model

Ref document number: 7334305

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150