CN116314112A - Ssd晶圆装置及其制造方法 - Google Patents

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Abstract

一种固态驱动器(SSD)晶圆装置包括耦合在一起的第一和第二半导体晶圆。该第一晶圆可包括具有裸片接合焊盘的多个存储器裸片，并且该第二晶圆可包括多个电互连件，每个电互连件在该电互连件的相反端处包含第一和第二端子。当该晶圆接合在一起时，该第二晶圆的该第一端子接合到该第一晶圆的该存储器裸片的该裸片接合焊盘。该第二端子被暴露以与SSD控制器耦合，该SSD控制器控制数据和信号在该第一晶圆的该存储器裸片和诸如数据中心中的服务器之类的主机装置之间的传送。

Description

SSD晶圆装置及其制造方法
背景技术
对大规模数据存储的需求持续增长，无论其是用于便携式消费装置还是用于基于网格或云的大型数据中心。数据中心正从使用传统的旋转盘驱动器转变为包含非易失性NAND存储器的固态驱动器(SSD)。虽然已知许多不同的SSD装置配置，但是示例通常可以被组装为系统级封装(SIP)或多芯片模块(MCM)，其中从晶圆切割多个半导体裸片并且然后用控制器裸片将所述多个半导体裸片安装到衬底的上表面。然后可以将装置封装在模制化合物中。然后可以将这些装置中的一个或多个装置安装到例如印刷电路板之类的主机装置，并且一起用作SSD。虽然提供大型存储容量，但是此类装置是劳动力和成本密集型的，需要许多制造步骤来形成并切割半导体裸片，并且然后需要多个组装步骤来将裸片形成为半导体封装。
附图说明
图1是根据本发明技术的实施方案的用于形成SSD晶圆装置的流程图。
图2是根据本发明技术的实施方案的第一半导体晶圆和其半导体裸片的平面图。
图3是根据本发明技术的实施方案的在切口形成之后第一半导体晶圆的平面图。
图4是根据本发明技术的实施方案的第二半导体晶圆和其端子群组的平面图。
图5是根据本发明技术的实施方案的第二晶圆的一部分的横截面边缘视图。
图6是根据本发明技术的实施方案的展示第二晶圆被翻转以与第一晶圆接合的平面图。
图7是根据本发明技术的实施方案的SSD晶圆装置的透视图。
图8是根据本发明技术的实施方案的SSD晶圆装置的平面图。
图9是根据本发明技术的实施方案的第一和第二晶圆的第一部分被接合在一起的横截面边缘视图。
图10是根据本发明技术的实施方案的接合在一起的第一和第二晶圆的第一部分的沿线CS-1(图8)的横截面边缘视图。
图11是根据本发明技术的实施方案的第一和第二晶圆的第二部分被接合在一起的横截面边缘视图。
图12是根据本发明技术的实施方案的接合在一起的第一和第二晶圆的第二部分的沿线CS-2(图8)的横截面边缘视图。
图13是根据本发明技术的实施方案的SSD晶圆装置的平面图。
图14是根据本发明技术的实施方案的包含SSD控制器的SSD晶圆装置的平面图。
图15是根据本发明技术的实施方案的SSD晶圆装置的一部分的横截面边缘视图。
图16至图18是根据本发明技术的替代性实施方案制造的第二半导体晶圆的横截面边缘视图。
图19是根据本发明技术的替代性实施方案制造的第二半导体晶圆的平面图。
图20是根据本发明技术的替代性实施方案的第一和第二晶圆的一部分被接合在一起的横截面边缘视图。
图21是根据本发明技术的替代性实施方案的接合在一起的第一和第二晶圆的一部分的横截面边缘视图。
图22是根据本发明技术的替代性实施方案的SSD晶圆装置的透视图。
图23是根据本发明技术的替代性实施方案的包含SSD控制器的SSD晶圆装置的平面图。
图24是根据本发明技术的实施方案的通过SSD晶圆装置进行操作的数据中心的示意图。
具体实施方式
现在将参考附图描述本发明技术，附图在实施方案中涉及由整个半导体晶圆形成的SSD装置。SSD装置中的第一晶圆可以被处理以包含具有裸片接合焊盘的多个半导体裸片，该多个半导体裸片在实施方案中可为快闪存储器裸片。第一晶圆可以制造成在半导体裸片未使用的区域中包含围绕晶圆的周边的切口。SSD晶圆装置中的第二晶圆可以被处理以包含电互连件，每个电互连件在第二晶圆的主表面上具有第一和第二端子。互连件的第一端子被映射到与第一晶圆上裸片的裸片接合焊盘的位置对应的位置。互连件的第二端子被映射到与第一晶圆上切口的位置对应的位置。
一旦被处理，第一和第二晶圆可以接合以形成SSD晶圆装置。晶圆可以例如通过如使用铜到铜(Cu-Cu)接合将第二晶圆的电互连件的第一端子接合到第一晶圆上的裸片的接合焊盘来接合。第二晶圆的互连件的第二端子未被覆盖并且可在第一晶圆的切口中可接近。一旦晶圆以此方式接合，SSD控制器就可以安装在切口处并且耦合到电互连件的第二端子。此后，接合的晶圆可以用作SSD装置，其中SSD控制器控制向/从SSD晶圆装置中的第一晶圆的半导体裸片中的每个半导体裸片的数据传送。
在另一实施方案中，可以省略第一晶圆的切口。在此实施方案中，电互连件在与第一晶圆上裸片的裸片接合焊盘的位置对应的位置处具有第二晶圆的第一主表面上的第一端子。电互连件的第二端子延伸到第二晶圆的与第一主表面相对的第二主表面。所有电互连件的第二端子可以在第二主表面上的一个或多个集群中分组在一起。第一和第二晶圆然后可以接合在一起，其中第二晶圆的第一主表面中的端子接合到第一晶圆中的裸片的裸片接合焊盘。一旦晶圆以此方式接合，一个或多个SSD控制器就可以固定到第二晶圆的第二主表面上的第二端子。此后，接合的晶圆可以用作SSD装置，其中一个或多个SSD控制器控制向/从SSD晶圆装置中的第一晶圆的半导体裸片中的每个半导体裸片的数据传送。
应当理解，本发明可体现为许多不同形式并且不应解释为限于本文所阐述的实施方案。相反，提供了这些实施方案，使得本公开将是周密且完整的，并且将充分地将本发明传达给本领域的技术人员。实际上，本发明旨在覆盖这些实施方案的另选方案、修改和等同物，这些均包括在由所附权利要求书所限定的本发明的范围和实质内。此外，在本发明的以下具体实施方式中，给出了许多具体细节，以便提供对本发明的周密理解。然而，对于本领域的普通技术人员将显而易见的是，本发明可在没有此类具体细节的情况下被实施。
本文所用的术语“顶部”和“底部”、“上”和“下”以及“垂直”和“水平”及其形式，如可仅以举例方式和出于示例性目的用于本文，并且不旨在限制技术的描述，因为所引用的项目可在位置和取向上交换。另外，如本文所用，术语“基本上”和/或“约”是指指定的尺寸或参数可在给定应用的可接受的制造公差内变化。在一个实施方案中，可接受的制造公差为给定尺寸的±2.5％。
出于本公开的目的，连接可为直接连接或间接连接(例如，经由一个或多个其他部件)。在一些情况下，当第一元件被称为连接、固定、安装或耦合到第二元件时，该第一和第二元件可以彼此直接连接、固定、安装或耦合或者彼此间接连接、固定、安装或耦合。当第一元件被称为直接连接、固定、安装或耦合到第二元件时，则该第一与第二元件之间不存在中间元件(除了可能用于连接、固定、安装或耦合该第一和第二元件的粘合剂或熔融金属之外)。
现在将参考图1的流程图和图2至图24的视图解释本发明技术的实施方案。在步骤200中，第一半导体晶圆100可以被处理成如图2中所展示的多个半导体裸片102。第一半导体晶圆100可以晶圆材料的晶锭而开始，该晶圆材料可以是根据直拉法工艺(Czochralski(CZ))或浮区(FZ)工艺生长的单晶硅。然而，在其它实施方案中，第一晶圆100可以由其它材料并通过其它工艺形成。
可以从晶锭切割出半导体晶圆100并且在第一主平面表面104和与表面104相对的第二主平面表面106(图9和图10)两者上抛光该半导体晶圆，以提供平滑表面。第一主表面104可以经历各种处理步骤以将晶圆100分成相应半导体裸片102并在第一主表面104上和/或中的有源区域中形成相应半导体裸片102的集成电路。
在实施方案中，半导体裸片102可以制造为快闪存储器裸片，包含诸如2D NAND快闪存储器或3D位成本缩放(BiCS)、V-NAND或其它3D快闪存储器，但也可使用其它类型的裸片110。在此类实施方案中，可以在步骤200中处理晶圆100的有源区域以包含形成于介电衬底中的集成电路存储器单元阵列。在步骤204中，可以在有源区域中图案化各种导电金属化层，包含内部金属化层(未示出)和在半导体裸片102中的每个半导体裸片的表面上的裸片接合焊盘108。图2中所展示的裸片102上的裸片接合焊盘108的图案和数量仅是举例的方式，并且在其它实施方案中，裸片接合焊盘108的其它图案和数量可以形成于裸片102的表面上。半导体裸片102内的存储器单元阵列可以通过内部金属化层和通常垂直于金属化层而形成的导电通孔(未示出)来耦合到裸片接合焊盘108。
接合焊盘108可以由例如铜、铝及其合金形成，并且可以在最上表面上包含例如由诸如Ti/TiN/Ti之类的钛/氮化钛堆叠形成的衬垫，但是这些材料在其它实施方案中可以变化。可以通过气相沉积和/或电镀技术来施加接合焊盘108的材料。
在步骤206中，第一半导体晶圆100可以在背磨工艺中薄化到其最终厚度，在实施方案中，该最终厚度可以介于20μm与50μm之间，例如为25μm，但在其它实施方案中，晶圆100可以比此范围更薄或更厚。图2展示了晶圆100上的半导体裸片102的图案，但半导体裸片102的数量和图案是出于说明性目的展示的，并且在其它实施方案中，晶圆100中的半导体裸片102的数量和/或图案可以变化。
考虑到裸片102的几何形状和半导体晶圆100的圆形性质，无论裸片102的数量和图案如何，晶圆100中都将存在未制造裸片的未使用区域。根据本发明技术的一个实施方案，可在步骤208中在这些区域中切割晶圆100以在晶圆100中形成切口110，如图3的平面图所展示。尽管切口110可通常为矩形的并且通过锯、激光、化学蚀刻形成，但是切口110可以是其它形状并且通过用于在切口110的区域中去除晶圆材料的其它方法来形成。在其它实施方案中，切口110可以在背磨步骤206之前形成。
切口110的大小可以在实施方案中变化，这取决于例如切口的数量和晶圆100上的裸片接合焊盘108的数量，如下文所解释。在所展示的实施方案中，存在四个切口110，在晶圆100的四个象限内各有一个切口。可以想到，在其它实施方案中，晶圆100可以包含多于或少于四个切口110。如上所述，切口可以有利地定位在晶圆100的未用于半导体裸片处理的区域中。然而，在其它实施方案中，可以想到，晶圆100的一个或多个区域，例如晶圆100的以其它方式用于半导体裸片的中心区域，可以被指定为禁用区域。可以提供晶圆图，以使得在这些禁用区域中未形成半导体裸片，并且在这些区域中形成切口110。此外，在本发明技术的替代性实施方案中可以完全省略切口110，下文关于图16至图23所描述。
在晶圆100上形成半导体裸片102之前、之后或并行地，在步骤210中，可以处理第二半导体晶圆120以包含电互连件122，如图4和图5所展示。可以切割半导体晶圆120并且在第一主表面114和与表面114相对的第二主表面116(图9)两者上抛光该半导体晶圆，以提供平滑表面。然后可以通过在介电膜128的层内形成一个或多个内部金属化层124和通孔126来在第二晶圆120内制造电互连件122，如图5的横截面视图所见。电互连件122展示为在图4中的表面114上可见，但在其它实施方案中，它们可以埋在表面114下方，如图5中所展示。
如例如图4中所见，电互连件122从晶圆120上的内部位置延伸出去到达晶圆120上的周边位置。电互连件122的内部第一端与晶圆100上的裸片102上的裸片接合焊盘108中的每个裸片接合焊盘的镜像位置对应。电互连件122的周边第二端与晶圆100上的切口110的镜像位置对应。图4中仅展示样品电互连件122，并且对于晶圆100上的每个裸片接合焊盘108，在晶圆120上可以存在一个电互连件122。在其它实施方案中，可能存在比裸片接合焊盘108更多或更少的电互连件122。图4中的电互连件122的图案仅以举例的方式展示，并且在其它实施方案中可以变化。
使用光刻和薄膜沉积工艺，金属化层124和通孔126可以在晶圆120中一次形成一层，其间夹杂有介电膜层128。光刻工艺可包括例如图案定义、等离子体、化学或干法蚀刻和抛光。薄膜沉积工艺可包括例如溅射和/或化学气相沉积。金属化层124可由包含例如铜和铜合金之类的各种导电金属形成，并且通孔126可衬有和/或填充有包含例如钨、铜和铜合金之类的各种导电金属。
在步骤208中，在电互连件122中的每个电互连件的相应内部和周边端处形成焊盘。在电互连件122上的在本文中被称为端子130和132的这些焊盘均形成于第一主表面114处。然而，在下文关于图16至图23所描述的另一实施方案中，端子130可以形成于第一主表面114处并且相对端子132可以形成于第二主表面116处。
端子130以一图案形成于主表面114上，该图案与第一晶圆100的裸片102中的每个裸片的裸片接合焊盘108的图案成镜像。端子132以网格图案形成于主表面114上(在图4和图5的实施方案中)，该网格图案与第一晶圆100的切口110的位置对应。如上所述，电互连件122在内部端子130和周边端子132之间延伸以将每对端子130和132电耦合到彼此。
端子130、132可以由例如铜、铝及其合金形成，并且可以在最上表面上包含例如由诸如Ti/TiN/Ti之类的钛/氮化钛堆叠形成的衬垫，但是这些材料在其它实施方案中可以变化。可以通过气相沉积和/或电镀技术来施加端子和衬垫。
在形成电互连件122和端子130、132之后，第二晶圆120可以经历背磨步骤216以将晶圆120薄化到其最终厚度。在实施方案中，第二晶圆可以薄化到20μm至50μm，例如25μm的最终厚度，但是第二晶圆120的最终厚度可以大于或小于在其它实施方案中的最终厚度。
一旦完成第一半导体晶圆100和第二半导体晶圆120的制造，就可以翻转晶圆中的一个晶圆，例如如图6中所展示的晶圆120，并且第一和第二晶圆可以在步骤220中固定到彼此以形成SSD晶圆装置140，如图7的透视图和图8的平面图中所展示。晶圆100的第二主表面106在图8的平面图中是可见的，切口110中的晶圆120的周边端子132也是如此。半导体裸片108、端子130和电互连件122在图8中以虚线展示，因为它们在晶圆100的表面104与晶圆120的表面114之间的界面处夹在一起。然而，晶圆120中的周边端子132的网格图案在晶圆100的切口110内定位和可接近。
图10是沿图8的线CS-1的横截面视图。如上所述，晶圆120中的内部端子130的位置与晶圆100中的裸片接合焊盘108的镜面位置对应。如图9和图10中所展示，当晶圆中的一个晶圆被翻转并且晶圆被放在一起时，晶圆120的内部端子130与晶圆100的裸片接合焊盘108对准并且接合到该裸片接合焊盘(图9和图10展示单个半导体裸片102的样品)。
端子130和接合焊盘108可以通过各种接合技术中的任一接合技术来接合在一起，包含例如Cu-Cu接合。在Cu-Cu接合工艺中，端子130和接合焊盘108被控制为平坦的并且形成于高度受控的环境中，该环境基本上没有环境颗粒，否则该环境颗粒可能沉降在端子130或接合焊盘108上并且阻止紧密接合。在这种适当控制的条件下，端子130和焊盘108可以对准并且彼此压靠以基于表面张力而形成相互接合。这种接合可以在室温下形成，尽管也可以施加热量。虽然此工艺在本文中被称为Cu-Cu接合，但是此术语甚至在端子130和接合焊盘108由除了铜之外的材料形成的情况下也可以适用。
在另一实施方案中，端子130可以通过混合接合来接合到接合焊盘130。在混合接合中，可以围绕接合焊盘108和/或端子130在晶圆100和/或晶圆120上提供膜层。当第一晶圆100和第二晶圆120被放在一起时，端子130和接合焊盘108可以如上所述接合在一起，并且端子130和/或焊盘108周围的膜层可以进一步将晶圆100、120接合在一起。
图12是沿8的线CS-2的横截面视图，展示了一个半导体裸片108和切口110的一部分。如上所述，晶圆120中的周边端子132的位置与晶圆100中的切口110的镜面位置对应。如图11和图12中所展示，当晶圆中的一个晶圆被翻转并且晶圆被放在一起时，晶圆120的周边端子132与晶圆100的切口110对准并且定位在该切口中。图11和图12展示单个裸片102的连接到单个端子130的单个接合焊盘108的样品。图11和图12进一步展示在切口110处连接到样品端子132的单个电互连件122。
图13展示在晶圆100和120固定到彼此之后SSD晶圆装置140的平面图。从此角度来看，展示了晶圆100的第二主表面106，并且晶圆120中的端子132的网格图案在切口110内是可见且可接近的。在步骤224中，如在图14的平面图中所见，SSD控制器142和144可以固定到晶圆100的第二主表面106。如图14中和图15的横截面视图中所见，SSD控制器142可以装配在切口110内以通过倒装芯片接合来电耦合到端子132。特别地，SSD控制器142可以包含通过Cu-Cu接合来耦合到端子132的接合焊盘145。SSD控制器142的大小可以如图15中所展示的那样被设定成装配在切口110内，但在其它实施方案中，SSD控制器142可以各自具有大于或小于切口110的长度、宽度和/或高度。
相应SSD控制器142又可以通过在晶圆100的第二主表面106上的SSD控制器142与主控制器144之间固定的柔性电路146来耦合到主SSD控制器144。SSD控制器142可以通过除了柔性电路146之外的方法来耦合到主SSD控制器144。
一旦SSD控制器142和144固定到SSD晶圆装置140，就可以通过相应SSD控制器142向/从装置140的晶圆100上的裸片102中的每个裸片传送信号和数据。可以在步骤226中测试SSD装置140。此后，可以通过主SSD控制器144在相应SSD控制器142与例如服务器之类的主机装置之间传送信号和数据，如下文关于图24更详细地解释。主SSD控制器144可以包含联网功能，例如以太网网络连接器，以实现主机装置与SSD装置140之间的通信。
在图14和图15的实施方案中，SSD控制器142是用于将SSD装置140的端子132与主SSD控制器144连接的数据/信号连接器的示例。在其它实施方案中，除了控制器142之外的数据/信号连接器可以将SSD装置140的端子132与主SSD控制器144电耦合。在此类实施方案中，这些数据/信号连接器可能不执行控制器功能，但是可以替代地在端子132与主SSD控制器144之间简单地传递信号和/或数据。
在上文所描述的实施方案中，第二晶圆120被制造成使得电互连件122的端子130和132全部在晶圆120的相同主表面114上，如图5的横截面视图中所展示。在另一实施方案中，第二晶圆120可以制造成使得主表面114上的端子130连接到晶圆120的相对主表面116上的端子132。现在将参考图16至图23描述此类实施方案。
在图16至图23的实施方案中，可以如上文所描述制造晶圆100。然而，图16至图23的实施方案中的一个差异是可以省略晶圆100中的切口110。在此实施方案中，晶圆100可以具有圆形周边而无切口。
参考图16的横截面视图，可以如上文所描述制造晶圆120，其中金属化层124和通孔126形成电互连件122。然后，端子130可以如上文所描述形成于晶圆120的第一主表面114上。图16展示端子130和电互连件122的采样。然而，端子130可以如上文所描述以镜面图案提供到晶圆100中的裸片102的裸片接合焊盘108，并且每个端子130可以连接到电互连件122。然而，与上文关于图2至图15所描述的实施方案不同，电互连件122的第二端122a(与连接到端子130的第一端相对)不需要延伸出去到达与上文所描述的切口110对应的位置。第二端122a可以聚集在一起并且朝向晶圆120的第二主表面116向下延伸。
参考图17的横截面视图，晶圆120可以接下来在背磨步骤中薄化以在晶圆120的第二主表面116处暴露第二端122a。接下来，晶圆120可以翻转并且端子132可以形成于每个电互连件122的第二端122a上，如图18的横截面视图和图19的平面图中所展示。端子132可以如上文所描述形成于第二主表面116上。图18和图19中所展示的端子132仅是举例的方式，并且主表面116中的端子132的图案在其它实施方案中可以变化。此外，虽然端子132展示为在单个集群中被分组在一起，但在其它实施方案中，可以存在端子132的多个集群。
接下来，晶圆100和120的第一主表面104和114分别可以例如通过如上文所描述的Cu-Cu接合来耦合在一起。图20和图21展示晶圆100和120的部分被接合在一起的横截面视图。图22展示由接合的晶圆100和120形成的SSD晶圆装置160的透视图。如图20和图21中所见，晶圆120中的端子130可以如上文所描述接合到晶圆100中的裸片接合焊盘108中的每个裸片接合焊盘。第一主表面114中的端子130中的每个端子可以通过电互连件122接合到相对第二主表面116中的端子132。
在晶圆120的第二主表面116中终止电互连件122的一个优点是端子132在第二主表面116处的位置具有更大的灵活性。特别地，当端子132不需要定位在与切口110对应的位置处时，它们可以终止于第二主表面116上的任何位置。如上所述，图19中所展示的位置仅是一个示例，并且端子132可以在其它位置处聚集在一起，或者在第二主表面116上扩散成两个或更多个集群。
图23是SSD晶圆装置160的平面图，展示了例如通过如上文所描述的倒装芯片接合而固定到端子132的SSD控制器162。SSD控制器162可以控制在SSD晶圆装置160与例如服务器之类的主机装置之间的信号和数据传送，如下文关于图24所解释。在此实施方案中，在所有端子132聚集在一起的情况下，可以使用单个SSD控制器162。然而，在例如存在端子132的多个集群的情况下，可以使用多个SSD控制器，每个SSD控制器如上文所描述连接到主控制器。
图24是在数据中心170中使用的SSD晶圆装置140或160的示意图。示例展示了SSD晶圆装置140，但是SSD晶圆装置160也可以或替代地使用。多个晶圆装置140/160可以容纳在机架172内。虽然展示了单个机架172，但是可以存在多个此类机架172。每个机架172可以具有通信接口174，该通信接口用于向/从机架172内的每个SSD晶圆装置140/160的SSD控制器传送信号和数据。通信接口又可以耦合到通信集线器176，该通信集线器使得能够在机架172中的SSD晶圆装置140/160与主机装置180之间传送信号和数据，该主机装置可以例如为服务器。一个或多个服务器180可以容纳在机架182内。虽然展示了单个机架182，但是可以存在多个机架182。应理解，在其它实施方案中，可以通过其它通信协议在SD晶圆装置140/160与主机装置180之间传送信号和数据。
上文所描述的SSD装置140和160提供优于常规SSD装置的若干优点。在常规装置中，在晶圆制造期间从晶圆切割出个别半导体裸片并且然后将该个别半导体裸片组装到半导体封装中，该半导体封装包含诸如衬底之类的材料、导线接合和在封装周围的模制化合物。由于本发明技术的SSD装置是由整个晶圆制造的，因此可以省略在晶圆制造期间将晶圆切割成个别半导体裸片的步骤，并且可以跳过将个别裸片组装到半导体封装中的整个工艺，从而显著节省时间、材料和成本。此外，可以通过改变SSD装置中晶圆的大小和/或通过改变SSD装置中的半导体裸片102的数量来容易地缩放SSD装置140/160的存储容量。
总之，本发明技术的示例涉及一种固态驱动器(SSD)晶圆装置，所述SSD晶圆装置包括：第一半导体晶圆，所述第一半导体晶圆包括第一和第二主表面和多个存储器裸片，所述多个存储器裸片中的每个存储器裸片包括在所述第一主表面处的多个接合焊盘；和第二半导体晶圆，所述第二半导体晶圆包括第三和第四主表面和多个电互连件，每个电互连件在所述电互连件的第一端处包括在所述第三主表面处的第一端子，并且在所述电互连件的与所述第一端相对的第二端处包括在所述第三和第四主表面中的一者处的第二端子；其中所述第一半导体晶圆的所述第一主表面耦合到所述第二半导体晶圆的所述第三主表面，其中所述多个电互连件中的每个电互连件的所述第一端子接合到多个裸片接合焊盘中的裸片接合焊盘。
在另一示例中，本发明技术涉及一种固态驱动器(SSD)晶圆装置，所述SSD晶圆装置包括：第一半导体晶圆，所述第一半导体晶圆包括第一和第二主表面和多个存储器裸片，每个存储器裸片包括在所述第一主表面处的多个接合焊盘；第二半导体晶圆，所述第二半导体晶圆接合到所述第一半导体晶圆，所述第二半导体晶圆包括第三和第四主表面和多个电互连件，每个电互连件在所述电互连件的第一端处包括在所述第三主表面处的第一端子，并且在所述电互连件的与所述第一端相对的第二端处包括在所述第三和第四主表面中的一者处的第二端子，所述多个电互连件中的每个电互连件的所述第一端子接合到多个裸片接合焊盘中的裸片接合焊盘；和一个或多个SSD控制器，所述一个或多个SSD控制器电耦合到所述多个电互连件的所述第二端子。
在另一示例中，本发明技术涉及一种固态驱动器(SSD)晶圆装置，所述SSD晶圆装置包括：第一半导体晶圆，所述第一半导体晶圆包括第一和第二主表面和多个NAND裸片，所述多个NAND裸片中的每个NAND裸片包括在所述第一主表面处的多个接合焊盘；第二半导体晶圆，所述第二半导体晶圆耦合到所述第一半导体晶圆，所述第二半导体晶圆包括第三和第四主表面和电互连部件，所述电互连部件包括在所述第三主表面处的第一端和在所述第三和第四主表面中的一者处的第二端；其中所述第一和第二晶圆接合在一起以使得所述电互连部件的所述第一端电耦合到多个裸片接合焊盘中的裸片接合焊盘。
已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案是为了最佳地阐明本发明的原理以及其实际应用，以由此使得本领域的其他技术人员能够最佳地在各种实施方案中使用具有适合于所构想的特定用途的各种修改的本发明。本发明的范围旨在由所附权利要求书限定。

Claims (20)

1.一种固态驱动器(SSD)晶圆装置，所述SSD晶圆装置包括：
第一半导体晶圆，所述第一半导体晶圆包括第一和第二主表面以及多个存储器裸片，所述多个存储器裸片中的每个存储器裸片包括位于所述第一主表面处的多个接合焊盘；和
第二半导体晶圆，所述第二半导体晶圆包括第三和第四主表面以及多个电互连件，每个电互连件在所述电互连件的第一端处包括位于所述第三主表面处的第一端子，并且在所述电互连件的与所述第一端相对的第二端处包括位于所述第三和第四主表面中的一者处的第二端子；
其中所述第一半导体晶圆的所述第一主表面耦合到所述第二半导体晶圆的所述第三主表面，其中所述多个电互连件中的每个电互连件的所述第一端子接合到所述多个裸片接合焊盘中的裸片接合焊盘。
2.根据权利要求1所述的SSD晶圆装置，其中所述多个电互连件中的每个电互连件的所述第二端子终止于所述第二半导体晶圆的所述第三主表面处。
3.根据权利要求2所述的SSD晶圆装置，其中所述第一半导体晶圆还包括围绕所述第一半导体晶圆的周边的多个切口。
4.根据权利要求3所述的SSD晶圆装置，其中当所述第一和第二半导体晶圆耦合在一起时，所述多个电互连件中的每个电互连件的所述第二端子终止于所述第三主表面处的与所述切口的位置对应的位置处。
5.根据权利要求4所述的SSD晶圆装置，所述SSD晶圆装置还包括电耦合到所述多个电互连件的所述第二端子的一个或多个SSD控制器。
6.根据权利要求5所述的SSD晶圆装置，其中所述一个或多个SSD控制器中的至少一个SSD控制器物理地定位在所述多个切口中的至少一个切口内。
7.根据权利要求6所述的SSD晶圆装置，其中所述至少一个SSD控制器以倒装芯片方式接合到所述多个电互连件中的至少一些电互连件的所述第二端子。
8.根据权利要求4所述的SSD晶圆装置，所述SSD晶圆装置还包括：
多个信号/数据连接器，所述多个信号/数据连接器直接耦合到所述多个电互连件的所述第二端子；和
SSD控制器，所述SSD控制器耦合到所述多个信号/数据连接器以向和从所述多个电互连件的所述第二端子传送信号和数据中的一者或两者。
9.根据权利要求8所述的SSD晶圆装置，其中所述SSD控制器包括主SSD控制器，并且所述多个信号/数据连接器包括耦合到所述主SSD控制器的SSD控制器。
10.根据权利要求1所述的SSD晶圆装置，其中所述多个电互连件中的每个电互连件的所述第二端子终止于所述第二半导体晶圆的所述第四主表面处。
11.根据权利要求10所述的SSD晶圆装置，其中所述多个电互连件的所述第二端子在所述第二半导体晶圆的所述第四主表面处一起聚集在单个群组中。
12.根据权利要求10所述的SSD晶圆装置，其中所述多个电互连件的所述第二端子在所述第二半导体晶圆的所述第四主表面处一起聚集在多个群组中。
13.根据权利要求10所述的SSD晶圆装置，所述SSD晶圆装置还包括位于所述第四主表面上并且电耦合到所述多个电互连件的所述第二端子的一个或多个SSD控制器。
14.一种固态驱动器(SSD)晶圆装置，所述SSD晶圆装置包括：
第一半导体晶圆，所述第一半导体晶圆包括第一和第二主表面以及多个存储器裸片，每个存储器裸片包括位于所述第一主表面处的多个接合焊盘；
第二半导体晶圆，所述第二半导体晶圆接合到所述第一半导体晶圆，所述第二半导体晶圆包括第三和第四主表面以及多个电互连件，每个电互连件在所述电互连件的第一端处包括位于所述第三主表面处的第一端子，并且在所述电互连件的与所述第一端相对的第二端处包括位于所述第三和第四主表面中的一者处的第二端子，所述多个电互连件中的每个电互连件的所述第一端子接合到多个裸片接合焊盘中的裸片接合焊盘；和
一个或多个SSD控制器，所述一个或多个SSD控制器电耦合到所述多个电互连件的所述第二端子。
15.根据权利要求14所述的SSD晶圆装置，其中所述一个或多个SSD控制器中的至少一个SSD控制器包括直接耦合到所述多个电互连件中的所述第二端子的接合焊盘。
16.根据权利要求14所述的SSD晶圆装置，所述第一半导体晶圆还包括在所述第一半导体晶圆的周边处的至少一个切口。
17.根据权利要求16所述的SSD晶圆装置，其中当所述第一和第二半导体晶圆耦合在一起时，所述多个电互连件的所述第二端子在与所述至少一个切口对应的位置处终止于所述第二半导体晶圆的所述第三主表面处。
18.根据权利要求14所述的SSD晶圆装置，所述多个电互连件的所述第二端子终止于所述第二半导体晶圆的所述第四主表面处。
19.根据权利要求18所述的SSD晶圆装置，其中所述多个互连件的所述第二端子在单个集群中分组在一起，所述一个或多个SSD控制器包括在所述第二端子的所述集群的顶部安装到所述第二半导体晶圆的所述第四主表面的单个控制器。
20.一种固态驱动器(SSD)晶圆装置，所述SSD晶圆装置包括：
第一半导体晶圆，所述第一半导体晶圆包括第一和第二主表面以及多个NAND裸片，所述多个NAND裸片中的每个NAND裸片包括在所述第一主表面处的多个接合焊盘；
第二半导体晶圆，所述第二半导体晶圆耦合到所述第一半导体晶圆，所述第二半导体晶圆包括第三和第四主表面以及电互连件，所述电互连件包括位于所述第三主表面处的第一端和位于所述第三和第四主表面中的一者处的第二端；
其中所述第一和第二晶圆接合在一起以使得所述电互连件的所述第一端电耦合到多个裸片接合焊盘中的裸片接合焊盘。
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JP2021150601A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 半導体ウェハおよびその製造方法
KR20220023848A (ko) * 2020-08-20 2022-03-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11450575B2 (en) * 2020-10-05 2022-09-20 Western Digital Technologies, Inc. System and method for die crack detection in a CMOS bonded array

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