JPH01112598A - 冗長構成半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長構成半導体メモリに関するものであり、特
に、試験時間の大幅な短縮が可能な冗長構成半導体メモ
リに関するものである。

〔従来の技術〕

従来、冗長構成半導体メモリでは、欠陥ビットを検出し
て予備ワード線、予備ビット線という予備ラインへの置
換によって救済を行なっていた。

その置換方法はアドレス比較回路方式とデコーダ制御回
路方式に大別される。

第１５図はアドレス比較回路方式を採る冗長構成半導体
メモリの主要部を示したもので、簡略化のために予備ビ
ット線使用の場合のみを示している。本方式の特徴は、
欠陥ピントの番地（以下「欠陥番地」という）を予備コ
ラムデコーダ５６内蔵の記憶素子５７に登録しておき、
欠陥と・ノド選択時、同デコーダ５６の出力がコラムデ
コーダ機能停止回路５９を活性させてコラムデコーダ５
５の出力をキャンセルすると共に、置換済みの予備ビッ
ト線対４“を選択して欠陥ビット救済を行なう点である
。図中、予備コラムデコーダイネーブル回路５８は同デ
コーダ５６と同様な記憶素子５７を内蔵し、対応する同
デコーダ５６に欠陥番地が登録済みの場合に予備コラム
デコーダイネーブル信号ＳＥＢを出力する１、なお、第
１５図において、１はメモリセルアレイ、２はワード線
、３は本体メモリセル、３ｔは予備メモリセル、７はセ
ンス回路、６０はマルチブクレサ、６１はデータ線、６
２はアドレス線であり、また予備コラムデコーダ５６内
において、φ、はプリチャージクロック、ＶＣＣは電源
電圧である。

第１６図はデコーダ制御Ｂ回路方式を採る冗長構成半導
体メモリの主要部を第１５図と同様に表わしたものであ
る０本方式の特徴は、欠陥番地を予め予備コラムデコー
ダ５６内蔵の記憶素子５７に登録すると共に、対応した
ビット線対４につながる記憶素子５７に登録してビット
線対４とマルチプクレサ６０の径路を切り離す点である
。欠陥ビット選択時、関係するビット線対、４が選択さ
れず、かつ置換済みの予備ビット線対４°が選択され、
欠陥ビット救済が行なわれる。

従来の冗長構成半導体メモリは、試験時に複数個の本体
メモリセルおよび予備メモリセルに一括して試験情報を
書き込む手段と、試験時に入力する期待値情報と上記複
数個の本体メモリセルおよび予備メモリセルからの読出
し情報を一括して比較する手段とを有していなかった。

従って、従来の冗長構成半導体メモリの試験では、メモ
リセルアレイ１内の本体メモリセル３、予備メモリセル
３′の１ビツト毎に対して試験情報の書込みと読出しを
行ない、読出し情報と期待値情報の比較をメモリ外部の
テスタ側で行なっていた。また試験時間の短縮を目的と
して、例えば４ブロツクに分割されたメモリセルアレイ
１のすべてのブロックにおいて、本体メモリセル３また
は予備メモリセル３°のｌビットを選択状態とし、同一
の試験情報を同時に書き込むと共に、これら全ブロック
からの本体メモリセル３または予備メモリセル３１の読
出し情報のアンド（ＡＮＤ）処理をチップ内部で行なう
方法が提案された。この方法では、読出し情報のＡＮＤ
処理結果をメモリテスタ側に送って上記全続出し情報と
期待値情報との一致検出に係る比較を行なっていた。

この試験時間短縮の手法はマルチビットテスト法と呼ば
れ、本手法を適用した半導体メモリのブロック構成の概
要を第１７図に示す。図中、１”が４ブロツクに分割さ
れたメモリセルアレイで、第１５図に示したコラムデコ
ーダ機能停止回路５９および第１５図、第１６図に示し
たセンス回路７、マルチプクレサ６０．コラムデコーダ
５５を含んでいる。６３がＡＮＤ処理を行μう論理回路
、６４が通常の読出し情報またはＡＮＤ処理結果のいず
れかをデータ出力回路６５に伝達させる切替回路、６６
がデータ入力回路、６７が試験情報をメモリセルアレイ
１”内の全ブロックに書込むためのデコーダである。ま
た、試験モード設定信号ＴＥは試験時に、切替回路６４
．データ出力回路６５、デコーダ６７を制御し、上記試
験情報の書込みおよびＡＮＤ処理結果の出力をつかさど
る。

なお、このマルチビットテスト法を用いた試験の詳細は
「西村安正著、マルチビットテストモードを用いた１メ
ガピツ）ＤＲＡＭの冗長構成試験。

アイ・イー・イー・イー、国際試験会議、８２６〜８２
９頁、１９８６年Ｊ　（１９８６１ＥＥＥ、Ｉｎｔｅｒ
ｎａｔ−ｉｏｎａｌ　Ｔｅ５ｔ　Ｃｏｎｆｅｒｅｎｃｅ
、ｐｐ、８２６〜８２９．ＲｅｄｕｎｄａｎｃｙＴｅｓ
ｔ　ｆｏｒ　Ｉ　Ｍｂｉｔ　ＤＲＡＭ　ｕｓｉｎｇ、Ｍ
ｕｌｔｉ−ｂｉｔ−ＴｅｓｔＭｏｄｅ、　ＮＩＳＨＩＭ
ＵＲＡ）に記載されている。

以上述べてきたように、従来の冗長構成半導体メモリに
おいては、試験が各メモリセル毎の上記比較動作または
数ビット一括の上記比較動作で行なわれるため、冗長構
成半導体メモリの大容量化による試験時間の著しい増加
を伴うことになる。

例えば最も簡単な試験情報のひとつであるｒＭＳＣＡＮ
Ｊや隣接間干渉障害の検出に有効なｒＣＨＥＣＫＥＲＢ
ＯＡＲＤＪを用いてサイクル時間３００ｎｓで試験を行
った場合、メモリ容量が２５６ｋｂ　（キロビット）の
冗長構成半導体メモリの試験時間は各々０．３秒で済む
。また４ビット一括による同様の試験では、試験時間は
各々０．１秒以下で済む。

〔発明が解決しようとする課題〕

しかし、メモリ容量が１６Ｍｂ（メガビット）に増大す
ると、その試験時間は各々２０秒ならびに５秒にも達す
る。これら試験時間の増加は冗長構成半導体メモリのコ
スト増加を引き起こし、ひいては量産化を阻害させると
いう問題を有していた。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、冗長構成半導体メモリが大容量
化しても、試験時間の増加を伴わず、コスト増加となら
ず、従って量産化を阻害しない冗長構成半導体メモリを
提供することにある。

〔課題を解決するための手段〕

このような目的を達成するために本発明による冗長構成
半導体メモリは、選択されたワード線に接続された複数
個の本体メモリセルと予備メモリセルまたは選択された
予備ワード線に接続された複数個の予備メモリセルに同
時に外部端子から「０」または「１」の試験情報を書き
込む一括書込手段と、選択されたワード線に接続された
複数個の本体メモリセルと予備メモリセルまたは選択さ
れた予備ワード線に接続された複数個の予備メモリセル
からの読出し情報と、外部端子から印加された「０」ま
たは「１」の期待値情報との比較を同時に行なう一括比
較手段と、欠陥番地に係る一括比較手段を他の本体メモ
リセルまたは予備メモリセルの番地に係る一括比較手段
から切り離す切替制御手段とを設けるようにしたもので
ある。

〔作用〕

本発明によると、冗長構成半導体メモリ試験時、ワード
線につながるすべての本体メモリセル、予備メモリセル
またはワード線につながる複数個の本体メモリセル、予
備メモリセルに試験情報の一括書込みおよび一括比較を
行なうことができる。

〔実施例〕

第１図は本発明の第１の実施例を示す回路図であり、本
実施例は、同一メモリセルアレイ内のビット線対がセン
ス回路に接続する折返し形ビット線構成を対象に、一括
書込みおよび一括比較の単位がワード線の場合の例であ
る。また冗長回路に関しては、予備ワード線、予備ビッ
ト線を共に用いたロウ系、コラム系の欠陥救済が行なえ
る回路構成を例に挙げた。なお、コラム系の欠陥救済に
関連した制御回路はロウ系の制御回路と同様に考えるこ
とができるため、図からは省略した。また、第１５図、
第１６図で示したセンス回路７より右側の回路部も同様
に省略している。

第１図において、１はメモリセルアレイ、２ａ、２ｂは
ワード線、２ｃ、２ｄは予備ワード線、３ａ、３ｂ、３
ａ’、３ｂ’は本体メモリセルであり、例えばワード線
２ａに接続されたすべての本体メモリセルを簡略化して
２個で表わしている。

３ａ”、３ｂ”、３ｃ、３ｄ、３ｃ’、３ｄ’。

３ｃＩＩ、３ｄｌＦは予備メモリセルで、本体メモリセ
ルと同様に筒路して表わしている。４ａ、４ｂ、４ａ’
、４ｂ’はビット線で、同様に簡略化して２対で表わし
ている。なお、ここで、ＢＬＩと「Ｔゴ、ＢＬ２とＢＬ
２が各々ビット線対を形成し、ダミーセル（図示せず）
とセンス回路７の作用により、ＢＬＩと丁τ了には反対
の情報が生じる。４ｃ、４ｄは予備ビット線で、同じ＜
ＳＢＬｌ、５ＢＬＩで１組のビット線対を形成する。５
はロウデコーダ、５゛は予備ロウデコーダ、５″はロウ
デコーダ機能停止回路、６はワードドライバ、６′は予
備ワードドライバ、７はセンス回路、７１は予備センス
回路、８はビット線対対応の試験情報書込み制御ゲート
、８゛は予備ビット線対対応の試験情報書込み制御ゲー
ト、９は試験情報書込み制′４Ｈ線、１０は試験情報書
込み制御端子、１１．１２は試験情報書込み線、１３．
１４は試験情報書込み端子であり、試験情報書込み線１
１．１２に互いに反転したつまり相補的な電圧レベルを
持った試験情報が印加される。１５はビット線対対応の
比較回路、１５ａ、１５ｂは比較回路１５内のトランジ
スタ、１５°は予備ビット線対対応の比較回路、１６は
比較回路１５又は１５１を単位として後述のノア（ＮＯ
Ｒ）回路１７と電気的に切り替えるための切替制御手段
としての切替制御回路、１７は複数個の比較回路１５ま
たは１５“の出力情報をもとにワード線対応の一致検出
を行なうＮＯＲ回路、１７°はＮＯＲ回路１７の出力ノ
ード、１８は一括比較結果の出力端子、１９は比較回路
１５の出力ノード、１９′は比較回路１５°の出力ノー
ドである。

このような構成において、試験情報書込み制御ゲート８
，８“、試験情報書込み制御線９、試験情報書込み制御
端子１０、試験情報書込み線１１．１２、試験情報書込
み端子１３．１４などは一括書込み手段を構成し、試験
情報書込み制御線９、試験情報書込み制御端子１０、試
験情報書込み線１１．１２、試験情報書込み端子１３，
１４、比較回路１５，１５“、切替制御回路１６、ＮＯ
Ｒ回路１７、出力端子１８などは一括比較手段を構成す
る。

ここで試験情報書込み制御端子１０は、試験情報書込み
時のみｒＨＪレベルが印加され、それ以外の場合はｒＬ
Ｊレベルになっている。試験情報書込み端子１３．１４
は、試験時のみｒＨＪレベルまたはｒＬＪレベルが印加
され、それ以外の場合はオープン状態になっている。図
中、抵抗を介しての電源電圧ＶＣＣの供給は、このオー
プン状態で試験情報書込み、％１１１．１２を共にｒＬ
Ｊレベルにするためのものである。一括比較結果の出力
端子１８はプリチャージ時および一括比較結果として全
ピット良が得られた場合にｒＬＪレベル、一括比較結果
として不良ビットが得られた場合にｒＨＪレベルとなる
。また、ＮＯＲ回路１７内のφ、はプリチャージクロッ
クである。なお、上記端子１３，１４．１８は通常のデ
ータ入力端子。

データ出力端子で共用することも可能である。また、上
記端子１０に関しては、試験情報書込み制御信号をチッ
プ内部で発生させることにより、省略可能である。

次に、第１の実施例による試験の一例を第２図に示すタ
イミング図を用いて説明する。まず冗長回路を使用しな
い場合におけるワード線対応の試験情報の一括書込みは
以下の手順に従う。第２図（ａ）に示すプリチャージク
ロックφ、は「Ｌ」レベルとし、ロウデコーダ５を動作
させて１本のワード線２ａを選択する。次に、第２図（
ｂ）に示すワード線駆動クロックをｒＨＪレベルとし、
ワードドライバ６を動作させて選択されたワードＬ％２
ａをｒＨＪレベルに立ち上げる。ワード線２ａにつなが
るすべての本体メモリセル、予備メモリセルの情報がビ
ット線、予備ビット線上に現れた後、第２図（Ｃ）に示
すセンス回路駆動クロックをｒＨＪレベルにしてセンス
回路７．予備センス回路７′を動作させる。これらセン
ス回路の動作によりビット線、予備ビット線の電圧レベ
ルが確定した後、第２図（ｄ）に示すように、試験情報
書込み端子１３．１４に試験情報に応じたｒＨＪレベル
または「Ｌ」レベルを印加する。次に、第２図（ｅ）に
示すように、試験情報書込み制御端子１０をｒＨＪレベ
ルを印加して、上記試験情報に応じた電圧レベルをビッ
ト線、予備ビット線上に伝達させる。この時点でワード
線２ａは「Ｈ」レベルを保持しており、ワード線対応の
試験情報の一括書込みが行なわれる。次に、試験情報書
込み制御端子１０を「Ｌ」レベル、さらに試験情報書込
み端子１３．１４をｒＨＪレベルにした後、通常のメモ
リ動作と同様なタイミングでワード線駆動クロック、セ
ンス回路駆動クロックを順次ｒＬＪレベルとして一連の
書込み動作を終了する。動作終了後は、端子１３．１４
はｒＨＪレベルになるので、出力端子１８はｒＬＪレベ
ルに保持される。

このようにしてワード線をｊａ、２ｂと順に選択して、
試験情報書込み端子１３．１４に印加するｒＨＪレベル
、「Ｌ」レベルを順次入れ換えることにより、ｒＭｓｃ
ＡＮＪの試験情報が一括して書き込める。つまり、第１
図では、メモリセル３ａ、３ｂ＋　３ａ’、３ｂ’、３
ａ”、３ｂ”にｒＨＪレベルまたは「Ｌ」レベルの情報
が書き込まれる。また、ワード線を２ａ、　　２ｂと順
に選択して、試験情報書込み端子１３．１４に印加する
ｒＨＪレベル、「Ｌ」レベルを２ワード線毎に入れ換え
ることにより、ｒｃＨＥｃＫＥＲＢＯＡＲＤ」の試験情
報が一括して書き込める。つまり、第１図では、メモリ
セル３ａ、３ａ’、３ａ”にｒＨＪレベルまたはｒＬＪ
レベル、メモリセル３ｂ、３ｂ’、３ｂ”にｒＬＪレベ
ルまたはｒＨＪレベルの情報が書き込まれる。なお、こ
の一括書込みを容易にするため、試験情報書込み制御端
子１０にｒＨＪレベルを印加する際、センス回路駆動ク
ロックを一時ｒＬＪレベルとし、センス回路７、予備セ
ンス回路７′のラッチを解除してもよい。また、試験情
報書込み制御端子１０からの電圧印加により十分ビット
線、予備ビット線の電圧レベルが確定する場合は必ずし
もセンス回路７゜予備センス回路７°を動作させる必要
はない。

次に、ワード線対応の一括比較のシーケンスについて説
明する。まず、プリチャージ期間中はプリチャージクロ
ックφｒがｒＨＪレベルであり、一括比較結果の出力ノ
ード１７°をｒＨＪレベルにプリチャージしている。そ
の後、センス回路７、予備センス回路７°を動作させる
タイミングまでは前記書込み動作と同様に行なう。次に
、ビット線、予備ピント線の電圧レベル確定後、試験情
報書込み端子１３．１４に前記書込み動作の試験情報と
は反対の電圧レベルを印加する。なお、この時、試験情
報書込み制御端子１０はｒＬＪレベルを保持させておく
。その結果、比較動作時に試験情報書込み端子１３．１
４に印加した試験情報の電圧レベルと本体メモリセルか
ら読み出されてビット線上に現れた電圧レベルとが一致
した場合、すなわち本体メモリセルから読み出されたデ
ータが誤っている場合、比較回路１５の出力ノード１９
がｒＨＪレベルとなり、ＮＯＲ回路１７の出力／−）’
１７°をｒＨＪレベルからｒＬＪレベルに変化させる。

ここで、上記コラム系の冗長回路を使用しない場合、第
１図における切替制御回路１６は比較回路１５°とＮＯ
Ｒ回路１７を電気的にしゃ断する。従って、予備ビット
線４ｃ、４ｄ上の予備メモリセル３　ａ　１″、３ｂ”
は一括比較の対象外となる。従って、一括比較結果の出
力端子１８のｒＬＪレベルからｒＨＪレベルへの変化を
観測することにより、選択ワード線に接続された本体メ
モリセル全体の中のいずれかに不良ビットが存在してい
ることが検出される。これを第２図（ｆ）に示す。第２
図（ｆ）において、実線のｒＨＪレベルは不良ビットが
ある場合を示し、点線のｒＬＪレベルは全ピット良また
は書込み中の場合を示す。

なお、第２図（８１に示す試験情報書込み制御端子ｌＯ
のレベルは比較時においては点線で示すようにｒＬＪレ
ベルとなる。

次に、上記試験情報の電圧レベルと本体メモリセルから
の読出しデータとが一致する動作の具体例について説明
する。一括書込みにおいて、試験情報書込み端子１３を
ｒＬＪレベルとして本体メモリセル３ａにｒＨＪレベル
の試験情報を書き込んだ場合を例として説明する。この
場合、一括比較においては、試験情報書込み端子１３に
は「Ｈ」レベル、試験情報書込み端子１４にはｒＬＪレ
ベルが印加され、本体メモリセル３ａからのデータと比
較される。一括比較において本体メモリセル３ａから読
み出されたデータのレベルが誤ってｒＬＪレベルであっ
た場合、ビット線ＢＬＩすなわち比較回路１５の上段の
トランジスタ１５ａのゲートはｒＬＪレベルとなり、ト
ランジスタ１５ａはオフとなる。この場合、ビット線■
丁ゴのレベルはダミーセルとセンス回路７の作用により
「Ｈ」レベルとなり、比較回路１５の下段のトランジス
タ１５ｂのゲートはｒＨＪレベルとなる。これによりト
ランジスタ１５ｂはオンとなり、試験情報書込み端子１
４から比較回路１５に入力されたｒＨＪレベルが出力ノ
ード１９に現れ、ＮＯＲ回路１７の出力ノード１７°を
ｒＨＪレベルから「Ｌ」レベルに変化させる。ここで切
替制御回路１６は比較回路１５とＮＯＲ回路１７を電気
的に接続し、比較回路１５°とＮＯＲ回路１７を電気的
にしゃ断している。なお、以上の動作は試験情報書込み
端子１３．１４が書込み時において「Ｌ」レベル、「Ｈ
」レベルの場合について説明したが、試験情報書込み端
子１３．１４が書込み時においてｒＨＪレベル、「Ｌ」
レベルの場合右同様の動作となる。

また、以上述べてきた一括書込み・一括比較の試験方法
では、試験情報としてｒＭＳＣＡＮＪ　。

ｒｃＨＥｃＫＥＲＢＯＡＲＤＪを例に示してきたが、ｒ
ＭＡＲｃＨＩＮＧＪを用いた試験も可能である。これは
、全メモリセルに対するバックグラウンドデータの書込
みおよび引き続いて行なわれる読出しデータの一括比較
をｒＭｓｃＡＮＪ使用時と同様に行ない、さらに試験情
報書込み端子１３．１４に与える電圧レベルを反転させ
てｒＭＳＣＡＮＪ使用時と同様に一括書込み・一括比較
を行なうシーケンスにより実現できる。ただし本発明で
は、ワード線につながるすべてまたは複数個の本体メモ
リセル、予備メモリセルに一括して同じレベルの情報を
書き込むため、従来の試験方法において検出可能であっ
たコラムアドレス系の不良検出が不可能である。従って
、このコラムアドレス系の不良検出に関しては、例えば
メモリセルアレイ１内の１本または数本のワード線につ
ながるすべての本体メモリセル、予備メモリセルを対象
に、ｒＭＡＲｃＩ（ＩＮＧＪを用いた試験を別に実施す
る。

次に、第１の実施例において、メモリセルアレイ１内の
すべての本体メモリセルを試験して、欠陥メモリセルを
含むワード線またはビット線を予備ワード線または予備
ビット線に置換した場合について説明する。冗長構成半
導体メモリの試験でば、上記各予備ラインに置換後、再
試験を行なって不良ビットが選択されないことを検査す
る必要がある。この再試験において同様に第１の実施例
における試験方法を用いることができる。

最初に、ロウ系の冗長回路が使用された場合、例えば予
備ワード線２ｃが選択された場合、ワード線対応の試験
情報を一括して書き込む手順は以下の通りである。冗長
構成半導体メモリにおいて、欠陥救済時、不良ビットが
存在するワード線を選択する番地は予備ロウデコーダ５
°内の記憶素子に登録されることにより、予備ワード線
の番地への置換がなされる。例えば第１図において、ワ
ード線２ａに接続された本体メモリセルに不良ビットが
存在する場合、予備ワード線２ｃが置換の対象となる。

まず第２図（ａ）に示すプリチャージクロックφ、をｒ
ＬＪレベルとし、予備ロウデコーダ５°を動作させる。

登録済の番地と新たに入力されたロウアドレス情報とが
一致した場合、予備ロウデコーダ５”はロウデコーダ機
能停止回路５″を動作させてロウデコーダ５を不活性化
させるとともに、置換対象の予備ワード線２Ｃを選択す
る。

次に第２図（ｂｌに示すワード線駆動クロックを「Ｈ」
レベルとし、予備ワードドライバ６１を動作させで予備
ワード線２ＣをｒＨＪレベルに立ち上げる。ここでワー
ド＊２ａは、ロウデコーダ５が動作しないため、ｒＬＪ
レベルを保持する。予備ワード線２Ｃにつながる予備メ
モリセルの情報がビット線、予備ビット線上に現れた後
、第２図（Ｃ）に示すセンス回路駆動クロックをｒＨＪ
レベルにしてセンス回路７．予備センス回路７°を動作
させる。これらセンス回路の動作によりビット線、予備
ビット線の電圧レベルが確定した後、第２図（ｄ）に示
すように、試験情報書込み端子１３．１４に試験情報に
応じたｒＨＪレベルまたはｒＬＪレベ　　　　・ルを印
加する。次に、第２図（ｅ）に示すように、試験情報書
込み制御端子１０にｒＨＪレベルを印加して、上記試験
情報に応じた電圧レベルをビット線、予備ビット線上に
伝達させる。この時点で予備ワード線２ＣはｒＨＪレベ
ルを保持しており、ワード線対応の試験情報の一括書込
みが行なわれる。次に、試験情報書込み制御端子１０を
ｒＬＪレベル、さらに試験情報書込み端子１３．１４を
ｒＨＪレベルにした後、通常のメモリ動作と同様なタイ
ミングでワード線駆動クロック、センス回路駆動クロッ
クを順次ｒＬＪレベルとして一連の書込み動作を終了す
る。

次に、ロウ系の冗長回路が使用された場合、例えば予備
ワード線２ｃが選択された場合のワード線対応の一括比
較のシーケンスについて説明する。

まず、第１図におけるセンス回路７．予備センス回路７
′を動作させるタイミングまでは上記書込み動作と同様
に行なう。次に、ビット線、予備ビット線の電圧レベル
確定後、試験情報書込み端子１３．１４に前記書込み動
作の試験情報とは反対の電圧レベルを印加する。なお、
この時、試験情報書込み制御端子１０はｒＬＪレベルを
保持させてお（、その結果、比較動作時に試験情報書込
み端子１３．１４に印加した試験情報の電圧レベルと予
備メモリセルから読み出されてビット線、予備ビット線
上に現れた電圧レベルとが一致した場合、すなわち予備
メモリセルから読み出されたデータが誤っている場合、
比較回路１５の出力ノード１９がｒＨＪレベルとなり、
ＮＯＲ回路１７の出力ノード１７′をプリチャージ時の
ｒＨＪレベルからｒＬＪレベルに変化させる。ここでロ
ウ系の冗長回路のみを使用する場合、第１図における切
替制御回路１６は比較回路１５“とＮＯＲ回路１７を電
気的にしゃ断する。従って、予備ワード線２Ｃにつなが
る予備メモリセル３Ｃ″は一括比較の対象外となる。そ
の結果、一括比較結果の出力４子１ＢのｒＬＪレベルか
らｒＨＪレベルへの変化を観測することにより、予備ワ
ード線２Ｃに接続された予備メモリセルの中に不良ビッ
トが存在していることが検出される。これを第２図（ｆ
）に示す。第２図（ｆ）において、実線のｒＨＪレベル
は不良ビットがある場合を示し、点線のｒＬＪレベルは
全ピット良または書込み中の場合を示す。なお使用する
試験情報の種類、回路構成１回路動作に関する種々の変
更などは前記した冗長回路を使用しない場合の第１の実
施例に準する。

次に、コラム系の冗長回路が使用された場合におけるワ
ード線対応の試験情報の一括書込み・一括比較について
説明する。ここで欠陥メモリセルを含むビット線を予備
ビット線に置換する欠陥救済は前記ロウ系欠陥救済と同
様に行なわれる。また、第１図に示した一連の試験回路
では、切替制御回路１６は、上記不良ビットのあるビッ
ト線がつながる比較回路１５とＮＯＲ回路１７との接続
を電気的にしゃ断するとともに、置換対象の予備ビット
線がつながる比較回路１５′とＮＯＲ回路１７とを電気
的に接続する機能を持つ。具体側に、第１図においてビ
ット線対４ａ、４ｂ上に不良ビットがあり、予備ビット
線対４ｃ、４ｄに置換された場合で、選択ワード線２ａ
に設定した時の回路動作について以下に説明する。最初
に、ワード線対応の試験情報の一括書込みに関しては、
前記冗長回路を使用しない場合の回路動作と同じである
。次に、ワード線対応の試験情報の一括比較では、まず
第１図におけるセンス回路７．予備センス回路７′を動
作させるタイミングまでは前記書込み動作と同様に行な
う０次に、ビット線、予備ビット線の電圧レベル確定後
、試験情報書込み端子１３．１４に前記書込み動作の試
験情報とは反対の電圧レベルを印加する。なお、この時
、試験情報書込み制御端子１０はｒＬＪレベルを保持さ
せてお（、その結果、例えば比較動作時に試験情報書込
み端子１３．１４に印加した試験情報の電圧レベルと予
備メモリセルから読み出されて予備ビット線上に現れた
電圧レベルとが一致した場合、すなわち予備メモリセル
から読み出されたデータが誤っている場合、比較回路１
５°の出力ノード１９’がｒＨＪレベルとなり、ＮＯＲ
回路１７の出力ノード１７′をプリチャージ時のｒＨＪ
レベルから「Ｌ」レベルに変化させる。従って、一括比
較結果の出力端子１８のｒＬＪレベルから「Ｈ」レベル
への変化を観測することにより、ワード′ｆａ２ａに接
続された予備メモリセルに不良ビットが存在しているこ
とが検出される。なお第１図における切替制御回路’１
６はビット線対４ａ、４ｂにつながる比較回路１５とＮ
ＯＲ回路１７を電気的にしゃ断する。従って、ビット線
対４ａ、４ｂ上の不良ビットの情報は一括比較の対象外
となる。

また、使用する試験情報の種類、回路構成９回路動作に
関する種々の変更などは前記した冗長回路を使用しない
場合の第１の実施例に準する。さらに、ロウ系とコラム
系両方の冗長回路が使用された場合に関しては、前記ロ
ウ系のみ使用時とコラム系のみ使用時の試験を合わせた
場合に相当し、その試験方法は前記と同様に説明できる
。

以上述べてきたように、第１の実施例における試験方法
によれば、ワード線対応に一括書込みおよび一括比較が
行なえるため、試験時間を従来の冗長構成半導体メモリ
の１／ｎに短縮することができる。ただし、上記ｎはワ
ード線および予備ワード線に接続される一括書込み・一
括比較が行なわれるメモリセル数であり、通常５００ま
たは１０００以上の大きな値を採る。

第３図は第１図における切替制御回路１６の構成例を示
したものである。図中、四角および丸で囲まれた抵抗表
示の素子Ｒ１〜Ｒ４が記憶素子で、例えば素子Ｒ１と素
子Ｒ２は通常低抵抗値を持ち、素子Ｒ３とＲ４は無限大
に近い高抵抗値を持つ。

これらの素子は例えば多結晶シリコンなどで形成され、
レーザ照射などの手段によって互いに逆の電気的特性（
高抵抗と低抵抗という逆の電気的特性）を持つように変
化する。つまり、高抵抗の素子が低抵抗に変化し、ある
いは、低抵抗の素子が高抵抗に変化する。コラム系の冗
長回路が使用されている場合、不良ビットに関係した比
較回路１５の出力ノード１９につながる素子Ｒ１および
Ｒ４のみが各々無限大に近い高抵抗値および低抵抗値を
持ち、置換対象の予備ビット線対に関係した比較回路１
５′の出力ノード１９“につながる素子Ｒ１とＲ３が低
抵抗値、Ｒ２が無限大に近い高抵抗値を持つように各素
子をセットする。また、不良ビットに関係しない比較回
路１５の出力ノード１９につながる複数個の素子Ｒ１お
よびＲ４は各々低抵抗値および無限大に近い高抵抗値を
持つ。

再試験の結果、置換した予備ビット線対にさらに不良ビ
ットが検出された場合、素子Ｒ１を低抵抗値から無限大
に近い高抵抗値を持つようにセットし直す。さらに、素
子Ｒ１の再セットに伴い、ＮＯＲ回路１７への入力ノー
ド１９′をｒＬＪレベルに固定する。また、ロウ系のみ
の冗長回路の使用および冗長回路未使用の場合には、素
子Ｒ１とＲ２が低抵抗値、Ｒ３とＲ４が無限大に近い高
抵抗値を持つようにセットする。その結果、比較回路１
５′がＮＯＲ回路１７につながる径路において、素子Ｒ
１，Ｒ２を介したｒＬＪレベルの設定が成り立ち、比較
回路１５°の出力結果を受けてＮＯＲ回路１７が動作す
ることを避けることができる。なお、この素子の形状、
電気的特性および抵抗値のセット手法は上記に限定され
ない。また、図中の比較回路１５“に関係する素子Ｒ１
を省略した構成も同様に本発明の範嗜に属する。さらに
、第４図に示すように、第３図中の素子Ｒ１を切替制御
回路１６に内蔵する代わりにＮＯＲ回路１７に内蔵して
もよい。この場合、素子Ｒ４を省くことができる。

第５図は第３図における各素子をＮＯＲ回路１７に内蔵
した別の構成例を示したものである。冗長構成半導体メ
モリの大容量化に伴いビット線ピッチが縮小すると、切
替制御回路１６内の素子を狭いビット線ピッチに納める
ことが難しくなる。

第５図における構成は、Ｒ１等の素子のピッチを第３図
、第４図に示した構成の２倍に緩和させた例を示してい
る。第１図に示したＮＯＲ回路１７を多段構成とし、Ｎ
ＯＲ回路間に素子を配置した点が特徴である。各ＮＯＲ
回路の入力段のレベルを一致させるため、ＮＯＲ回路間
にＣＭＯＳインバータを挿入している。第５図に示した
構成では、コラム系の冗長回路使用時、比較回路２回路
分が置換の単位となる。また、図中の前段のＮＯＲ回路
に対する入力数をより増加させることで、素子ピンチは
さらに緩和可能になる。なお、図中の素子Ｒ１を第４図
で示したように配置した構成も同第６図は第４図で示し
たＮＯＲ回路１７の別の構成例を示したもので、第４図
中で予備ビット線に関係する記憶素子Ｒ１〜Ｒ３をトラ
ンジスタＱ１で置換した点に特徴がある。トランジスタ
Ｑ１は置換済みの予備ビット線対４．°につながるＮＯ
Ｒ回路の個所を活性化させる役割を持つ、第６図におけ
る径路切り離し用の記憶素子５７は第４図で示した記憶
素子Ｒ１と同じ性質を持つ。また、ＡはトランジスタＱ
１の制御信号で、第１５図。

第１６図に示した予備コラムデコーダイネーブル信号Ｓ
ＥＢまたは複数の同信号ＳＥＢのＯＲ信号または同信号
ＳＥＢと試験モード設定信号ＴＥのＡＮＤ信号が用いら
れる。ここでＴＥは上記同時試験の期間を設定する信号
で、公知の回路により発゛生できる。またＦはＮＯＲ回
路１７の出力情報である。

第６図において、不良ビット線対が存在する場合、対応
する欠陥番地の予備コラムデコーダ５６（第１５図、第
１６図）への登録、予備コラムデコーダイネーブル回路
５８（第１５図、第１６図）の活性化、ＮＯＲ回路１７
内の記憶素子５７の切断を行なう、その結果、ＮＯＲ回
路１７内において、トランジスタＱ１がオンして予備ビ
ット線対４°につながる比較回路１５°の出力情報が有
効となり、不良ビット線対に相当する符号４につながる
比較回路１５の出力情報が無効となる。従って、予備ビ
ット線対４への置換による欠陥ビット救済後の再試験に
おいても、選択ワード線上の全メモリセルを対象とした
同時試験が同様に実施できる。

第７図は本発明の第２の実施例の主要な構成を示したも
のである０本実施例の特徴は、第１図。

第６図で示した試験情報を書込む回路部分、つまり試験
情報書込み線１１．１２と試験情報書込み制御ゲート８
，８°をメモリ本体のマルチプクレサ６０’で共用した
点にある０図中、Ｂ、Ｃはマルチプクレサ６０′内で予
備ビット線対４′、ビット線対４につながるトランジス
タＱ２．Ｑ３の制御信号である。なお、第１５図、第１
６図で示したコラムデコーダ５５、予備コラムデコーダ
５６、予備コラムデコーダイネーブル回路５８および第
１５図で示したコラムデコーダ機能停止回路５９は本実
施例においても必要であるが、簡略化のため省略しであ
る。また第７図は第１６図に示した回路構成をもとに表
わしたもので、第１５図に示した回路構成に適用す゛る
場合にはビット線対４につながる記憶素子５７を省略し
た構成を採る。

第７図において、トランジスタＱ１の制御信号Ａは第６
図の場合と同様に、予備コラムデコーダイネーブル信号
ＳＥＢ　（第１６図参照）等が用いられる。また、トラ
ンジスタＱ２は以下に示す２項Ａ（１１，Ａ（２）の場
合にオンする。

Ａ（１）通常のメモリ動作時、予備メモリセルが選択状
態にあり、予備コラムデコーダ５６の出力がｒＨＪレベ
ルとなる場合。

Ａ（２）試験時、試験情報の一括書込み状態で、かつ予
備コラムデコーダ５６に欠陥番地が登録済みである場合
。

従って、トランジスタＱ２の制御信号Ｂは以下の論理式
で表わすことができる。

Ｂ　＝　Ｔ　Ｅ　’　　Ｓ　ＣＤｏｕｔ＋Ｔ　Ｅ　’　
ＷＥ　’　　Ｓ　ＣＤａｎｍｂＬｅここで、ＴＥは試験
モード設定信号、ＳＣＤ、、ｔは予備コラムデコーダ５
６の出力信号、ＷＥは書込み制御クロック、ＳＣＤ＠ｎ
ａｂｔａは予備コラムデコーダイネーブル信号である。

また、トランジスタＱ３は以下に示す２項Ｂ　（１）、
Ｂ（２）の場合にオンする。

Ｂ　（１）通常のメモリ動作時、コラムデコーダ５５の
出力がｒＨＪレベルとなる場合。

Ｂ（２）試験時、試験情報の一括書込みの場合。

ただし、コラムデコーダ機能停止回路５９を含む回路構
成の場合、上記Ｂ（１）の記載に、予備コラムデコーダ
５６の出力が「Ｌ」レベルである条件を付加する必要が
ある。従って、トランジスタＱ３の制御信号Ｃは以下の
論理式で表わすことができる。

Ｃ＝下Ｅ　・ＣＤ、、ｔ＋ＴＥ−ＷＥ　（コラムデコー
ダ機能停止回路５９を含まない回路構成の場合） Ｃ＝Ｔ　Ｅ　’　ＣＤ　ｏ　ｕ　ｔ　・Ｓ　ＣＤ　ｏ　
ｕ　ｔ　＋Ｔ　Ｅ　’　Ｗ　Ｅ（コラムデコーダ機能停
止回路５９を含まない回路構成の場合） ここでＣＤ、）ｕｔはコラムデコーダ５５の出力信号で
ある。

本構成において、試験情報の一括書込みおよび期待値情
報との一括比較は以下の手順Ｃ（Ｌ）、　　（ｊ２）に
分類される。

一ド線２の選択後、データ線に所望の試験情報を印加す
る。信号ＣのみがｒＨＪレベルとなるため、試験情報は
全ビット線対４にのみ現れ、ワード線２につながる全メ
モリセル３に同時に書込まれる。

一方、データ読出し時には信号Ａ、Ｂ、Ｃがすべて「Ｌ
」レベルとなる。従って、全ビット線対４に現れた読出
し情報と、データ線に印加された期待値情報（上記書込
み時とは逆情報）とが比較回路１５で比較される。不良
ビット検出時、ＮＯＲ回路１７の出力情報ＦはｒＨＪレ
ベルに変化する。

Ｃ（２）予ｒコラムデコーダに　　　土が　言・済み（
ＳＣＤ　　　　＝ｒＨＪレベル　の１人；まず、ワード
線２の選択後、データ線に所望の試験情報を印加する。

信号Ａ、Ｂ、ＣがすべてｒＨＪレベルとなるため、試験
情報は予備ビット線対４°および未切断の記憶素子５７
がつながる全ビット線対４に現れ、ワード線２につなが
る全メモリセル３、予備メモリセル３°に同時に書込ま
れる。データ読出し時には信号ＡのみがｒＨＪレベルと
なる。従って、未切断の記憶素子５７がつながる全ビッ
ト線対４および予備ビット線対４１に現れた読出し情報
とデータ線に印加された期待値情報とが比較回路１５．
１５”で比較される。不良ビット線対に関係したＮＯＲ
回路１７内の記憶素子５７が切断され、かつトランジス
タＱ１がオン状態にあるため、欠陥メモリセルを除く全
メモリセル３および予備メモリセル３′内の不良ビット
がＮＯＲ回路１７で検出される。

第８図は本発明の第３の実施例の主要な構成を示したも
のである。°本実施例の特徴は、第２の実施例における
ＮＯＲ回路１７内の記憶素子５７を、ビット線対４とマ
ルチフリレサ６０′を切り離す記憶素子５７で共用した
点にある。本構成によれば、比較的大きな面積を必要と
する記憶素子数が削減でき、付加回路規模は１０％以上
低減可能になる。図中、トランジスタＱ４．Ｑ５はプリ
チャージ時、比較回路１５，１５°内のトランジスタの
ゲートをｒＬＪレベルにする役割を果たす。従って、切
断済みの記憶素子５７がつながる不良ビット線対に関係
した比較回路１５の出力ノードＮｌがｒＨＪレベルに立
上がらないため、ＮＯＲ［ｌＪ路１７の誤動作を防止で
きる。トランジスタＱ４の制御信号りはプリチャージク
ロックφ２に相当する。またトランジスタＱ５の制御信
号Ｅにはプリチャージクロックφ、の反転信号、同反転
信号と試験モード設定信号ＴＥとのＡＮＤ信号、同反転
信号と書込み制御クロックＷＥの反転信号Ｗ１とのＡＮ
Ｄ信号、同反転信号とＴＥとＷＥとのＡＮＤ信号のいず
れを用いても良い。なお、上記ノードＮ１のｒＬＪレベ
ルを保証するため、ＮＯＲ回路１７内に第９図に示すト
ランジスタＱ６を付加しても良い。また第８図における
比較回路１５．１５１とＮＯＲ回路１７の接続関係は第
７図と同様な構成を採っても良い。

次に、ワード線を単位としたメモリセルアレイ内の一括
試験と共に、第７図、第８図図中のマルチプクレサ６０
１、比較回路１５．１５’、Ｎ。

Ｒ回路１７の部分の機能検査を行なう試験の場合につい
て考察する。ここで機能検査は例えば以下の手順で行な
う。まず、欠陥ビットを含まないメモリセルがつながる
ワード線１本を対象に、マルチプクレサ６０“経由で試
験情報を同時に書込み、全続出し情報と期待値情報との
比較を行なう。その結果、ＮＯＲ回路１７の出力情報Ｆ
がｒＬＪレベルとなることを確認する。次に、コラムデ
コーダを動作させ、マルチプクレサ６０′経由で上記ワ
ード線上の１ビツトのみに上記試験情報の逆データを書
込む。その後、逆データを含む全続出し情報と期待値情
報との比較を行なう。その結果、上記Ｆが「Ｈ」レベル
となり、期待値情報と異なる逆データを正常に検出する
ことを確認する。

以上述べてきた機能検査および一括試験を実現するため
に、制御信号Ａは試験時の読出し状態で、予備コラムデ
コーダに欠陥番地が登録済みの場合のみｒＨＪレベルと
なる。従ってＡの論理式は以下の通りとなる。

Ａ　＝　Ｔ　Ｅ−ＷＥ−３ＣＤ、、、ｔ−また、制御信
号Ｂは以下に示す３項Ｄ（１）〜Ｄ（３）の場合にｒＨ
Ｊレベルとなる。

Ｄ　（１）通常のメモリ動作時、予備コラムデコーダ出
力がｒＨＪレベルの場合。

Ｄ（２）上記機能検査時、試験情報の書込み状態で、予
備コラムデコーダ出力が「Ｈ」レベルの場合。

Ｄ（３）試験時、試験情報の一括書込み状態で、予備コ
ラムデコーダに欠陥番地が登録済みの場合。

従って、Ｂは以下の論理式で表わすことができる。

Ｂ＝１・ＳＣＤ、ｕＬ＋ＴＥ−ＷＥ・　（ＳＣＤ、ｕｔ
°ＴＣＴＬ＋　Ｓ　ＣＤａｎｍｂｔ＠°Ｔｃｔｔ）ここ
でＴｃオは上記機能検査時と試験時とを区別する制御ｌ
信号で、試験時にｒＨＪレベルとなる。

また上記機能検査状態はＴＥ−〒ＺτがｒＨＪレベルの
場合である。

次に、制御信号Ｃはコラムデコーダ機能停止回路５９の
有無に応じ、以下に示す３項の場合に「Ｈ」レベルを採
る。まず同回路５９がない回路構成では以下のＥ　（１
）〜Ｅ（３）の通りとなる。

Ｅ　（１）通常のメモリ動作時、コラムデコーダ出力ｒ
ＨＪレベルの場合。

Ｅ（２）上記機能検査時、試験情報の書込み状態で、コ
ラムデコーダ出力がｒＨＪレベルの場合。

Ｅ（３）試験時、試験情報の一括書込みの場合。

また、同回路５９を含む回路構成では以下のＦ（１）〜
Ｆ（３）の通りとなる。

Ｆ（１）通常のメモリ動作時、コラムデコーダ出力がｒ
ＨＪレベル、かつ予備コラムデコーダ出力がｒＬＪレベ
ルの場合。

Ｆ（２）上記機能検査時、試験情報の書込み状態で、コ
ラムデコーダ出力がｒＨＪレベル、かつ予備コラムデコ
ーダ出力がｒＬＪレベルの場合。

Ｆ（３）試験時、試験情報の一括書込みの場合。

従って、Ｃは以下の論理式で表わすことができる。

Ｃ＝ＴＥ−ＣＤｏｕｔ＋ＴＥ−ＷＥ・　（ＣＤ、ｕ％・
ＴｃｔＬ＋　Ｔｃｔｔ）　　（コラム、デコーダ停止機
能回路５９を含まない回路構成の場合） Ｃ＝ＴＥ−ＣＤ、、、・ＳＣＤ、□＋ＴＥ−ＷＥ・（Ｃ
Ｄｏｕｔ　・ＴＣ？Ｌ　・Ｓ　ＣＤｏｕ＊＋　Ｔｌ：？
Ｌ）（コラムデコーダ停止機能回路５９を含む回路構成
の場合） 以上述べてきた本発明の実施例によれば、欠陥ビット救
済後の再試験も含め、ワード線、予備ワード線を単位に
試験情報の一括書込み、期待値情報との一括比較が行な
えるため、従来の試験に比べて試験時間を１　／　ｎに
短縮できる。ただし、ここでｎはワード線、予備ワード
線につながる試験対象のメモリセル数であり、通常５０
０以上の大きな値を採る。

第１０図は、第１図における比較回路１５とビット線対
４ａ、４ｂ又は比較回路１５’と予備ビット線対４ｃ、
４ｄの接続関係を変えた別の回路構成例である。この構
成の特徴は、比較回路１５．１５１内のトランジスタの
ゲートに対してビット線対４ａ、４ｂまたは予備ビット
線対４ｃ、４ｄを交差接続させた点である。この構成に
よると、ワード線対応の一括比較時に、書込み動作時の
試験情報と同一の（反転情報でない）電圧レベルを試験
情報書込み端子１３．１４に印加することができる。従
って、試験時に一括書込み動作と一括比較動作を意識す
ることなく所望の試験情報が印加できるという利点があ
る。また、さらに、第１図における試験情報書込み制御
ゲート８，８°、試験情報書込み制御線９、試験情報書
込み制御端子１０、試験情報書込み線１１．１２および
試験情報書込み端子１３．１４は図中の構成に限定され
ない。従って、例えば第１図における試験情報書込み制
御線９を２本に、試験情報書込み制御端子１０を２個に
し、かつ試験情報書込み制御ゲート８．８“内の２個の
トランジスタをこの２本の試験情報書込み制御線９で別
個に制御してもよい。

第１１図は本発明の第４の実施例を示す回路図である。

同図は、センス回路７．予備センス回路７′を挾んで異
なったメモリセルアレイ内のビット線、予備ビット線で
ビット線対を形成するオーブンビット線構成を対象に、
一括書込みおよび一括比較の単位がワード線の場合の例
である。図中、１′はメモリセルアレイ、３　ａ　３１
　３　ａ　ｓ　”　＋　　３ｂｓ、３ｂｓ’は予備メモ
リセル、４Ｌ、４Ｌ’、４Ｒ，４Ｒ“はビット線で、４
Ｌと４Ｒ，４Ｌ”と４Ｒ’が各々ビット線対を形成する
。４Ｌｓ。

４Ｌｓ　’、４Ｒｓ、４Ｒｓ　’は予備ビット線で、４
Ｌｓと４Ｒ３，４ＬＳ’と４Ｒｓ　’が各々ビット線対
を形成する。１６１はメモリセルアレイ１′に関連した
切替制御回路、１７パはワード線対応の一致検出を行な
うＮＯＲ回路、１７ａはＮＯＲ回路１７″の出力ノード
、２０．２０’はビット線対の試験情報書込み制御ゲー
ト、２０ｓ、２０５′は予備ビット線対応の試験情報書
込み制御ゲート、２１．２１’はビット線対応の比較回
路、２１ｓ、２１ｓ’は予備ビット線対応の比較回路、
２２．２３．２４．２５は試験情報書込み線、２６はＮ
ＯＲ回路１７．１７”の出力情報をもとにワード線対応
の一致検出を行なうオア（ＯＲ）回路、２７．２８，２
９．３０は試験情報書込み端子、３１．３１’は比較回
路２１．２１’の出力ノード、３１ｓ、３１ｓ’は比較
回路２１ｓ、２１Ｓｆの出力ノードである。第１１図に
おいて第１図と同一部分又は相当部分には同一符号が付
しである。ここで、試験情報書込み端子２７．２８．２
９．３０は試験時のみｒＨＪレベル又は「Ｌ」レベルが
印加され、それ以外の場合はオーブン状態になっている
。なお、第１図に示した予備ワード線２Ｃ１２ｄ％予備
メモリセル３Ｃ〜３ｄ１′、ロウデコーダ５．予備ロウ
デコーダ５′、ロウデコーダ機能停止回路５″、ワード
ドライバ６、予備ワードドライバ６°はこの第４の実施
例においても同様に必要であるが、第１１図では省略し
ている。

第４の実施例における試験は、冗長回路の使用、未使用
にかかわらず、試験情報の一括書込みおよび一括比較の
制御方法が異なる点等を除けば第１の実施例と同様であ
る。従って、具体的な試験の手順については省略する。

第４の実施例における各試験情報の一括書込みは次のよ
うにして行なワレル。まず、ｒｃＨＥｃＫＥ、ＲＢＯＡ
ＲＤＪ　（７）一括書込みは、試験情報書込み端子２７
．２９にｒＨＪレベルまたはｒＬＪレベル、試験情報書
込み端子２８．３０にｒＬＪレベルまたはｒＨＪレベル
を印加し、ワード線の順次選択とともに、これら端子に
印加する「Ｈ」レベル、「Ｌ」レベルを順次入れ換える
ことにより達成される。ｒＭＳＣＡＮＪの一括書込みは
、試験情報書込み端子２７．２８にｒＨＪレベルまたは
ｒＬＪレベル、２９．３０にｒＬＪレベルまたはｒＨＪ
レベルを印加し、これら端子に印加された電圧レベルを
固定してワード線を順次選択することにより達成される
。またｒＭＡＲＣＨＩＮＧＪに関しては、全メモリセル
に対するバックグラウンドデータの一括書込みを上記ｒ
ＭＳＣＡＮＪと同様に行ない、ワード線上の隣接したメ
モリセルに対する反転情報の一括書込みを上記「ＣＨＥ
ＣＫＥＲＢＯＡＲＤ」と同様に行なうことで実現できる
。

一方、これら試験情報の一括比較は上記と反対の電圧レ
ベルを各々の端子に印加し、通常の続出し動作でビット
線および予備ビット線上に現れる電圧レベルと比較する
ことで行なわれる。また、ＮＯＲ回路１７および１７″
の出力情報のＯＲ処理結果を用いて不良ビットの検出を
行なっている点が第１の実施例と異なる。一括比較結果
の出力端子１８はプリチャージ時および一括比較結果と
して全ピット良が得られた時にｒＬＪレベル、一括比較
結果として不良ビットが得られた場合に「Ｈ」レベルと
なる。また、第１の実施例では述べたセンス回路７．予
備センス回路７“に関係したラッチの解除などは、この
第４の実施例の場合も同様に成り立つ。

さらに、切替制御回路１６，１６°およびＮ。

Ｒ回路１７．１７”は第３図〜第９図で示したと同様な
構成も成り立つ。なお、第４の実施例においてコラム系
の冗長回路を用いる場合、ビット線対４Ｌ、４Ｒは予備
ビット線対４Ｌｓ、４Ｒｓに置換され、ビット線対４Ｌ
’、４Ｒ’は予備ビット線対４Ｌｓ　’、４Ｒｓ　’に
置換される。第４の実施例による試験方法を用いること
による試験時間の短縮効果などは第１の実施例と同様で
ある。

第１２図は、第１１図における試験情報書込み制御ゲー
ト２０と比較回路２１および試験情報書込み制御ゲー）
２０“と比較回路２１ｇに挟まれた試験情報書込み部分
および試験情報書込み端子を含む回路系の別の構成例を
抜粋したものである。

なお、予備ビット線に関連した試験情報書込み制御ゲー
ト２０ｓと比較回路２１ｓおよび試験情報書込み制御ゲ
ー）２０ｓ’と比較回路２１Ｓ°などについては第１２
図中の構成と同様であるため省略した。この構成の特徴
は第１１図の構成に比べ、試験情報選択端子を新設する
ことにより試験情報書込み端子数を半分に減少させた点
にある。

図中、３２．３２’、３３．３３“は試験情報書込み線
、３４．３４’、３５．３５’は試験情報選択線、３６
．３７は試験情報書込み端子、３８は試験情報選択端子
、３９は試験情報選択ゲートで、ビット線１本おきに設
けられる。また、第１２図において第１１図と同一部分
又は相当部分には同一符号が付しである。

ここで、試験情報書込み端子３６．３７は試験時のみｒ
ＨＪレベルまたはｒＬＪレベルが印加され、それ以外の
場合はオーブン状態になっている。

試験情報選択端子３８はｒｃＨＥｃＫＥＲＢＯＡＲＤＪ
を用いる試験時にｒＨＪレベル、ｒＭＳＣＡＮｊを用い
る試験時にｒＬＪレベル、また［ＭＡＲＣＨＩＮＧＪを
用いる試験時にｒＬＪレベルとｒＨＪレベルが交互に印
加され、それ以外の場合はオーブン状態になっている。

第１２図の回路における試験方法は、試験情報の一括書
込みおよび一括比較の制御方法が異なる点を除けば、第
４の実施例と同様である。この回路において、ｒｃＨＥ
ｃＫＥＲＢＯＡＲＤＪの一括書込みは、試験情報書込み
端子３６にｒＨＪレベルまたはｒＬＪレベル、試験情報
書込み端子３７にｒＬＪレベルまたはｒＨＪレベル、試
験情報選択端子３８にｒＨＪレベルを印加し、ワード線
の順次選択とともに、端子３６．３７に印加するｒＨＪ
レベル、「Ｌ」レベルを順次入れ換えることにより達成
される。ｒＭｓｃＡＮＪの一括書込みは、試験情報書込
み端子３６にｒＨＪレベルまたはｒＬＪレベル、試験情
報書込み端子３７に「Ｌ」レベルまたはｒＨＪレベル、
試験情報選択端子３８にｒＬＪレベルを印加し、これら
端子に印加された電圧レベルを固定してワード線を順次
選択することにより達成される。またｒＭＡＲＣＨＩＮ
ＧＪに関しては、第１１図における説明と同様となる。

一方、これら試験情報の一括比較は前記と反対の電圧レ
ベルを端子３６．３７に印加し、通常の読出し動作でビ
ット線および予備ビット線上に現れる電圧レベルと比較
することで行なわれる。第１２図の回路における試験時
間の短縮効果などは第１〜第４の実施例と同様である。

なお、第１１図に示したオープンビット線構成において
、センス回路ピッチ内にメモリセルアレイ１′から１へ
の通過ビット線を配置し、かつ第１図における試験情報
書込み制御ゲー）８．８’および比較回路１５．１５’
を配置した場合、メモリセルアレイ１側のＮＯＲ回路１
７のみを設ければよいことは明らかである。また、この
構成を採ることによる試験時間の短縮効果なども第１〜
第４の実施例と同様である。

第１３図は本発明の第５の実施例を示す回路図であり、
超大容量の冗長構成半導体メモリを対象とした高密度メ
モリセルアレイ構成に適用したものである。このメモリ
セルアレイ構成の特徴は次の通りである。

■メモリセル面積の縮小に伴うセンス回路ピッチの減少
を緩和させるために、センス回路、予備センス回路をメ
モリセルアレイの両側に分散して配置させた。

■ビット線容量を減少させるためにビット線。

予備ビット線を分割した。

■メモリセルが接続せず、かつビット線、予備ビット線
と異なった配線層で形成したメインビット線、予備メイ
ンビット線を設け、これらビット線とメインビット線と
を電気的に接続させた。

第１３図は折返し形ビット線構成を基本とし、メモリセ
ルアレイ１を２つのサブアレイ４０．４０１と２つの予
備サブアレイ４．０ｓ、４０ｓ”に分割した構成例を１
組のメインビット線対のみで表わしたものである。セン
ス回路７．予備センス回路７′をメモリセルアレイ１の
左右に配置させることでセンス回路ピッチをメモリセル
ピッチの４倍にまで広げることができる。図中、８″は
ビット線対対応の試験情報書込み制御ゲート、８３Ｂ　
Ｓ１１は予備ビット線対対応の試験情報書込み制御ゲー
ト、１５゛°はビット線対対応の比較回路、１５ｓ、１
５ｓ”は予備ビット線対対応の比較回路、１９″は比較
回路１５″の出力ノード、４１．４１’、４２．４２”
はメインビット線、４３．４４．４５はメインビット線
、予備メインビット線に係るスイッチ、４６．４７．４
８．４９はビット線とメインビット線をつなぐスイッチ
である。また、第１３図において第１図、第１１図と同
一部分又は相当部分には同一符号が付しである。

なお、第１図に示した予備ワード線２ｃ、２ｄ、予備メ
モリセル３Ｃ〜３ｄ″、ロウデコーダ５、予備ロウデコ
ーダ５°、！ウデコーダ機能停止回路５″、ワードドラ
イバ６、予備ワードドライバ６′はこの第５の実施例に
おいても同様に必要であるが、第１３図では省略してい
る。

第１３図の構成による通常のメモリ動作として、図中の
ワード１２選択時の読出し動作を例として以下に述べる
。まずワード線２の選択と同じタイミングでスイッチ４
３．４５〜４７のみをオンさせる。その結果、メモリセ
ル３ａの情報がスイッチ４６．４３を経由して左側のセ
ンス回路７に伝達され、増幅される。また、メモリセル
３ｂの情報はスイッチ４７．４５を経由して右側のセン
ス回路７に伝達され、増幅される。その後、マルチプレ
クサおよびデータ出力回路（共に図示せず）を動作させ
、読出し対象のメモリセル情報のみを読み出す。

次に、第５の実施例における試験の一例として、冗長回
路を使用しない場合について説明する。なお、冗長回路
使用時の試験に関しては、第１の実施例で述べた方法が
同様に採れるため、説明を省略する。以下にまずワード
線対応の試験情報の一括書込みを、対象となるワード線
が図中２の場合を例として説明する。ワード線２の選択
と共にスイッチ４３．４５〜４７をオンさせる。メモリ
セル３ａの情報がスイッチ４６，４３、メモリセル３ｂ
の情報がスイッチ４７．４５を経てメインビット線４１
．４１’上に現れた後、左右のセンス回路７を動作させ
る。ここで、スイッチ４４がオフ状態にあるため、メモ
リセル３ａの情報およびメモリセル３ｂの情報が現れる
メインビット線４１および４１′は電気的にしゃ断され
ている。センス回路７の動作により各々のメインビット
線の電圧レベルが確定した後、試験情報書込み端子１３
．１４に試験情報に応じたｒＨＪレベルまたはｒＬＪレ
ベルを印加する。次に、試験情報書込み制御端子１０に
ｒＨＪレベルを印加して、上記試験情報に応じた電圧レ
ベルをそれぞれ試験情報書込み制御ゲート８．スイッチ
４３．４６および試験情報書込み制御ゲー）８”、スイ
ッチ４５，４７を経由してビット線４，４′上に伝達さ
せる。この時点でワード線２はｒＨＪレベルを保持して
いるため、ワード線対応の試験情報一括書込みが行なわ
れる。次に、試験情報書込み制御端子１０をｒＬＪレベ
ル、さらに試験情報書込み端子１３゜１４をｒＨＪレベ
ルにした後、通常のメモリ動作と同様のタイミングでワ
ード線を非選択状態にして一連の書込み動作を終了する
。このようにしてワード線を２．２″と順次選択して、
試験情報書込み端子１３．１４に印加する「Ｈ」レベル
、「Ｌ」レベルを順次入れ換えることによりｒＭＳＣＡ
ＮＪの試験情報が一括して書き込める。つまり第１３図
では、すべての本体メモリセル３ａ、３ｂ、３ａ’、３
ｂ’にｒＨＪレベルまたはｒＬＪレベルの情報が書き込
まれる。またワード線を２゜２′と順次選択して、試験
情報書込み端子１３゜１４に印加スるｒＨＪレベル、「
Ｌ」レベルヲ２ワード線毎に入れ換えることによりｒＣ
ＨＥＣＫＥＲＢＯＡＲＤＪの試験情報が一括して書き込
める。つまり第１３図では、本体メモリセル３ａと３ｂ
にｒＨＪレベルまたはｒＬＪレベル、３３′と３ｂ”に
ｒＬＪレベルまたはｒＨＪレベルの情報が書き込まれる
。また、ｒＭ、ＡＲＣＨＩＮＧＪの一括書込みに関して
は、第１の実施例で述べた説明と同様である。さらに、
センス回路のランチ解除といった回路動作に関する変更
および試験情報書込み制御ゲートと比較回路の接続個所
や切替制御回路に関する他の構成などもすべて第１の実
施例と同様に考えることができる。

次に、ワード線対応の一括比較のシーケンスについて説
明する。まずプリチャージ期間中は一括比較結果の出力
ノード１７．１７”をｒＨＪレベルにプリチャージして
いる。その後、センス回路、予備センス回路を動作させ
るタイミングまでは前記書込み動作と同様に行なう。次
にメインビット線、予備メインビット線の電圧レベル確
定後、試験情報書込み端子１３．１４に前記書込み動作
の試験情報とは反対の電圧レベルを印加する。その結果
、比較動作時に試験情報書込み端子１３゜１４に印加し
た試験情報の電圧レベルと本体メモリセルおよび予備メ
モリセルから読み出されてメインビット線、予備メイン
ビット線上に現れた電圧レベルとが一致した場合（誤り
があった場合）、比較回路１５．１５”の出力ノード１
９，１９”がｒＨＪレベルとなり、ＮＯＲ回路１７．１
７′′の出力ノード１７’、１７ａをｒＨＪレベルから
ｒＬＪレベルに変化させる。従って、一括比較結果の出
力端子１８のｒＬＪレベルからｒＨＪレベルへの変化を
観測することにより、選択ワード線に接続された本体メ
モリセル全体の中のいずれかに不良ビットが存在してい
ることが検出される。

ここで冗長回路を使用しない場合、切替制御回路１６．
１６”は比較回路１５３，１５３”とＮＯＲ回路１７．
１７”を電気的にしゃ断している。

この第５の実施例の試験における試験時間の短縮効果な
どは第１〜第４の実施例と同様である。

なお、第１３図における試験情報書込み制御ゲート８．
比較回路１５．ＮＯＲ回路１７などをセンス回路対応に
設けず、いずれかの一方のセンス回路側にのみ設け、さ
らにＯＲ回路２６を介さずに出力ノード１７°を直接一
括比較結果の出力端子１８と接続する構成も同様に本発
明の範晴に属する。この場合、ワード線また。は予備ワ
ード線に接続するメモリセルの半分が一括書込みおよび
一括比較の対象となるため、試験時間は従来の冗長構成
半導体メモリの２　／　ｎに短縮する。ただし、ここで
ｎはワード線または予備ワード線に接続される一括書込
み・一括比較が行なわれるメモリセル数である。また本
発明は第１３図におけるセンス回路７．予備センス回路
７°の配置に限定されない。さらに本発明は第１３図に
おけるメインビット線とビット線の接続関係にも限定さ
れない。

従って、例えば試験情報書込み制御ゲート８などを一方
のセンス回路側にのみ設けた前記セルアレイ構成では、
第１３図中のメインビット線に係るスイッチ４３，４４
．４５が不要となるが、本発明はそのようなセルアレイ
構成に関しても有効である。また本発明は第１３図で示
したような折返し形ビット線構成を基本とした高密度メ
モリセルアレイ構成にも限定されない。例えばオーブン
ビット線構成を基本とした高密度メモリセルアレイ構成
への適用例を第１４図に示す。

第１４図では、第１３図と同様に、メモリセルアレイ１
を２つのサブアレイ４０．４０’と２つの予備サブアレ
イ４０ｓ、４０ｓ’に分割した構成例を１組のメインビ
ット線対のみで表わしている。また図面を簡略化するた
め、各種スイッチはトランジスタの代わりにバースイッ
チで表わしている。図中、５０．５０’、５１．５１’
、５３．５３’、５４，５４°はビット線とメインビッ
ト線をつなぐスイッチ、５２．５２’および５２Ｓ、５
２３’はメインビット線同士および予備メインビット線
同士をつなぐスイッチである。また第１４図において第
１図、第１１図、第１３図と同一部分又は相当部分には
同一符号が付しである。

なお、第１図に示した予備ワード線２ｃ、２ｄ、予備メ
モリセル３０〜３ｄ″、ロウデコーダ５、予備ロウデコ
ーダ５°、ロウデコーダ機能停止回路５″、ワードドラ
イバ６、予備ワードドライバ６′はこの実施例において
も同様に必要であるが、第１４図では省略している。

第１４図の構成による試験方法を第５の実施例（第１３
図）に準じて冗長回路を使用しない場合を対象に説明す
ると、以下の通りとなる。まず、ワード線対応の試験情
報の一括書込みを、対象となるワード線が図中２の場合
を例に説明する。ワード線２の選択と共にスイッチ５０
．５１’をオンさせる。メモリセル３ａの情報がスイッ
チ５０、メモリセル３ｂの情報がスイッチ５１“を経て
メインビット線４１．４２’上に現れた後、左右にセン
ス回路７を動作させる。ここでスイッチ５２．５２Ｉが
オフ状態にあるため、メインビット線４１と４１°およ
び４２と４２′は電気的にしゃ断されている。センス回
路７の動作によりそれぞれのメインビット線の電圧レベ
ルが確定した後、試験情報書込み端子２７．２８．２９
．３０に試験情報に応じたｒＨＪレベルまたはｒＬＪレ
ベルを印加する。次に試験情報書込み制御端子ｌＯにｒ
ＨＪレベルを印加して、前記試験情報に応じた電圧レベ
ルをそれぞれ試験情報書込み制御ゲート８、スイッチ５
０および試験情報書込み制御ゲー）８”、スイッチ５１
′経由でビット線４，４”上に伝達させる。この時点で
ワード線２はｒＨＪレベルを保持しているため、ワード
線対応の試験情報の一括書込みが行なわれる。

次に、試験情報書込み制御端子１０をｒＬＪレベル、さ
らに前記試験情報書込み端子をすべて「Ｈ」レベルにし
た後、通常のメモリ動作と同様のタイミングでワード線
を非選択状態にして一連の書込み動作を終了する。この
ようにして、試験情報書込み端子２７．３０にｒＨＪレ
ベルまたは「Ｌ」レベル、２８．２９にｒＬＪレベルま
たは「Ｈ」レベルを印加し、ワード線の順次選択と共に
これら端子に印加するｒＨＪレベル、「Ｌ」レベルを順
次入れ換えることによりｒＣＨＥＣＫＥＲＢＯＡＲＤＪ
の試験情報が一括して書き込める。

また試験情報書込み端子２７．２９にｒＨＪレベルまた
はｒＬＪレベル、２８．３０に「Ｌ」レベルまたはｒＨ
Ｊレベルを印加し、これら端子に印加された電圧レベル
を固定してワード線を順次選択することによりｒＭｓｃ
ＡＮＪの試験情報が一括して書き込める。またｒＭＡＲ
ＣＨＩＮＧＪに関しては、第４の実施例に準する。さら
にセンス回路のランチ解除といった回路動作に関する変
更および切替制御回路などの回路構成に関する変更など
もすべて前記の実施例と同様に考えることができる。

次にワード線対応の一括比較のシーケンスについて説明
する。まず、センス回路、予備センス回路を動作させる
タイミングまでは前記書込み動作と同様に行なう。次に
、メインビット線、予備メインビット線の電圧レベル確
定後、試験情報書込み端子２７．２８，２９．３０に前
記書込み動作の試験情報とは反対の電圧レベルを印加す
る。その結果、上記印加された反対の電圧レベルと通常
の読出し動作でメインビット線、予備メインビット線上
に現れた電圧レベルとが一致した場合、比較回路１５．
１５”の出力ノード１９，１９”がｒＨＪレベルとなり
、ＮＯＲ回路１７．１７”の出力ノード１７’、１７ａ
をｒＨＪレベルから「Ｌ」レベルに変化させる。従って
、一括比較結果の出力端子１８のｒＬＪレベルからｒＨ
Ｊレベルへの変化を観測することにより、選択ワード線
に接続されたすべての本体メモリセルの中に不良ビット
が存在していることが検出される。ここで冗長回路を使
用しない場合、切替制御回路１６，１６′は比較回路１
５ｓ、１５３”とＮＯＲ回路１７．１７”を電気的にし
ゃ断している。第１４図に示す実施例の試験による試験
時間の短縮効果は前記実施例の場合と同様である。

なお、第１４図における試験情報書込み制御ゲート８．
比較回路１５．ＮＯＲ回路１７．試験情報書込み線２２
および２３．試験情報書込み端子２７および２８などを
いずれか一方のセンス回路側にのみ設け、さらにＯＲ回
路２６を介さずに出力ノード１７°を直接一括比較結果
の出力端子１８と接続する構成も同様に本発明の範晴に
属する。

この場合、ワード線に接続するメモリセルの半分が一括
書込みおよび一括比較の対象となるため、試験時間は従
来の冗長構成半導体メモリの２　／　ｎに短縮する。た
だし、ここでｎはワード線および予備ワード線に接続さ
れる一括書込み・一括比較が行なわれるメモリセル数で
ある。

また本発明は第１４図におけるメインビット線とビット
線の接続関係にも限定されない。従って、例えばビット
線の両端に設けられたスイッチのいずれか１！ＩＪＩの
みを用いてメインビット線と電気的に接続させたセルア
レイ構成に関しても本発明は有効である。

なお本発明の実施例はすべてワード線対応の一括書込み
および比較の方法について採り上げたが、例えば複数の
ワード線、予備ワード線をまとめて多重選択することに
より、数回の書込み動作でメモリセルアレイ内の全メモ
リセルに試験情報を書き込むことも可能である。従って
、本発明は一括書込みおよび一括比較の単位がワード線
、予備ワード線対応には限定されない、単数または複数
のワード線、予備ワード線単位あるいはワード線。

予備ワード線の一部単位でもよい、従って、メモリセル
アレイ内で多分割されたワード線、予備ワード線を単位
に一括試験を行なってもよい、また本発明は冗長構成半
導体メモリとしてダイナミックＲＡＭに限定されること
なく、スタティックＲＡＭ、ＲＯＭなどへも全く同様に
適用できることは言うまでもない。

〔発明の効果〕

以上説明したように本発明は、選択されたワード線、予
備ワード線に接続された複数個の本体メモリセル、予備
メモリセルに一括して外部から「０」または「１」の試
験情報を書き込み、上記選択されたワード線、予備ワー
ド線に接続された複数個の本体メモリセル、予備メモリ
セルに書き込まれた試験情報と上記選択されたワード線
、予備ワード線に接続された複数個の本体メモリセル。

予備メモリセルに外部端子から印加された「０」または
「１」の期待値情報との比較を一括して行なうことによ
り、書込み・比較の時間を大幅に短縮することができる
ので、試験時間の大幅な短縮が可能な冗長構成半導体メ
モリを実現できる効果がある。

また、複数のワード線、予備ワード線を多重選択させる
ことにすれば、１回または数回の書込み動作で試験情・
報を全メモリセルに書き込むことができるので、上記と
同様の効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
試験時におけるタイミング図、第３図は第１図における
切替制御回路の回路図、第４図は第１図におけるＮＯＲ
回路の変形例を示す回路図、第５図は第４図におけるＮ
ＯＲ回路の別の変形例を示す回路図、第６図は第４図に
おけるＮＯＲ回路の更に別の変形例を示す回路図、第７
図は本発明の第２の実施例を示す回路図、第８図は本発
明の第３の実施例を示す回路図、第９図は第８図におけ
るＮＯＲ回路の変形例を示す回路図、第１０図は第１図
における比較回路とビット線の接続関係を変えた別の回
路構成例を示す回路図、第１１図は本発明の第４の実施
例を示す回路図、第１２図はその変形例を示す回路図、
第１３図は本発明の第５の実施例を示す回路図、第１４
図はその変形例を示す回路図、第１５図〜第１７図は従
来の冗長構成半導体メモリの構成図である。 １．１’・・・メモリセルアレイ、２．２’、２ａ、２
ｂ・・・ワード線、２ｃ、２ｄ・・・予備ワード線、３
　ａｓ　　３　ｂ＊　　３　ａ　Ｚ　　３　ｂ　’　”
’本体メモリセル、３ａ”、３ｂ”、３ｃ、３ｄ、３ｃ
’、３ｄ’。 ３０ｔ？、３ｄ”、３ａｓ、３ｂｓ、３ａｓ’、３ｂｓ
′・・・予備メモリセル、４．４’、４ａ、４ｂ、４ａ
　’＋　　４　ｂ　’、４Ｌｌ　　４Ｌ　’、４Ｒ１４
Ｒ’・・・ビット線、４ｃ、４Ｊ　　４Ｌｓ、４Ｌｓ　
’、４Ｒｓ、４Ｒｓ　’・・・予備ビット線、５・・・
ロウデコーダ、５′・・・予備ロウデコーダ、５′１・
・ロウデコーダ機能停止回路、６・・・ワードドライバ
、６°・・・予備ワードドライバ、７・・・センス回路
、７゛・・・予備センス回路、Ｌ　　８”＋　　８”、
８ｓ、ａｓ”、２０．２０’、２０ｓ、２０ｓ　’−・
・試験情報書込み制御ゲート、９・・・試験情報書込み
制御線、１０・・・試験情報書込み制？１１端子。 ２１図 １８　　　　　　　　　１Ｊ１４　　　　　］Ｕ二姦２
＝＝３ １３、＋４ −“７シ　３エ　　　　　　　　　　　　　　　　ス４
二二、１５二 ４６＝ 帛７図 愁１２＝ ：二１５ズ ｍ：１６　二

Claims (1)

1. 【特許請求の範囲】 情報を記憶するための本体メモリセルの複数個と欠陥救
   済用の予備メモリセルの複数個とをマトリクス状に配置
   してメモリセルアレイを構成し、前記複数個の本体メモ
   リセルの情報のやりとりを行なう複数本のビット線と前
   記複数個の本体メモリセルを選択する複数本のワード線
   とを有し、前記複数個の予備メモリセルの情報のやりと
   りを行なう１本若しくは複数本の予備ビット線と前記複
   数個の予備メモリセルを選択する１本若しくは複数本の
   予備ワード線とのいずれか又は両者を有し、前記複数個
   の本体メモリセル内の欠陥メモリセルの番地を予備メモ
   リセルの番地に置換することにより欠陥救済を行なう冗
   長構成半導体メモリにおいて、 選択されたワード線に接続された複数個の前記本体メモ
   リセルと前記予備メモリセルまたは選択された予備ワー
   ド線に接続された複数個の前記予備メモリセルに一括し
   て外部端子から「０」または「１」の試験情報を書き込
   む一括書込手段と、前記選択されたワード線に接続され
   た複数個の前記本体メモリセルと前記予備メモリセルま
   たは前記選択された予備ワード線に接続された複数個の
   前記予備メモリセルに書き込まれた試験情報と、前記選
   択されたワード線に接続された複数個の前記本体メモリ
   セルと前記予備メモリセルまたは前記選択された予備ワ
   ード線に接続された複数個の前記予備メモリセルに外部
   端子から印加された「０」または「１」の期待値情報と
   の比較を一括して行なう一括比較手段と、 欠陥メモリセルの番地に係る前記一括比較手段を他の本
   体メモリセルまたは予備メモリセルの番地に係る前記一
   括比較手段から切り離す切替制御手段と を有することを特徴とする冗長構成半導体メモリ。