JP3226426B2 - 半導体メモリ及びその使用方法並びに画像プロセッサ - Google Patents
半導体メモリ及びその使用方法並びに画像プロセッサInfo
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ及びその
使用方法並びに画像プロセッサの改良に関するものであ
り、特に、画像処理に用いる画像メモリに適用すると有
効な半導体メモリとその使用方法、画像データを適宜箇
所にマッピングして記憶する場合にメモリ外部で複雑な
アドレス計算が不要になるカラムデコーダを備えた前記
半導体メモリ、並びに、前記半導体メモリ及び並列演算
プロセッサを備えて画像処理に適用すると有効な画像プ
ロセッサに関するものである。
使用方法並びに画像プロセッサの改良に関するものであ
り、特に、画像処理に用いる画像メモリに適用すると有
効な半導体メモリとその使用方法、画像データを適宜箇
所にマッピングして記憶する場合にメモリ外部で複雑な
アドレス計算が不要になるカラムデコーダを備えた前記
半導体メモリ、並びに、前記半導体メモリ及び並列演算
プロセッサを備えて画像処理に適用すると有効な画像プ
ロセッサに関するものである。
【０００２】
【従来の技術】画像メモリは、画像表示機能を備えた画
像処理装置に用いる画像データを記憶するものであっ
て、半導体メモリの重要な用途の１つである。この画像
メモリにおいては、画像データを記憶するランダムアク
セスメモリ（ＲＡＭ）と、ＲＡＭの１ライン分のデータ
を記憶するシリアルアクセスメモリ（ＳＡＭ）とを備
え、ランダムポートを介したＲＡＭへのアクセスと、シ
リアルポートを介したＳＡＭへのアクセスが可能なデュ
アルポートメモリ（ＶＲＡＭ）が用いられてきた。
像処理装置に用いる画像データを記憶するものであっ
て、半導体メモリの重要な用途の１つである。この画像
メモリにおいては、画像データを記憶するランダムアク
セスメモリ（ＲＡＭ）と、ＲＡＭの１ライン分のデータ
を記憶するシリアルアクセスメモリ（ＳＡＭ）とを備
え、ランダムポートを介したＲＡＭへのアクセスと、シ
リアルポートを介したＳＡＭへのアクセスが可能なデュ
アルポートメモリ（ＶＲＡＭ）が用いられてきた。
【０００３】このＶＲＡＭは、画像データ表示のための
ＲＡＭへのアクセスをシリアルポートからＳＡＭを介し
てラインデータ単位で行うことにより、表示のためのＲ
ＡＭへのアクセス回数を削減し、画像処理のためのラン
ダムポートを介したＲＡＭへのアクセス可能な期間を拡
大することができるので、画像処理の高速化には有用で
あった。
ＲＡＭへのアクセスをシリアルポートからＳＡＭを介し
てラインデータ単位で行うことにより、表示のためのＲ
ＡＭへのアクセス回数を削減し、画像処理のためのラン
ダムポートを介したＲＡＭへのアクセス可能な期間を拡
大することができるので、画像処理の高速化には有用で
あった。
【０００４】以下、従来におけるＶＲＡＭのメモリコア
部の構成例を図２０に示す。
部の構成例を図２０に示す。
【０００５】図２０において、ワード線Ｗ０〜Ｗｎ及び
ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍの各交点
に配置された多数のメモリセルＭＣから成るメモリセル
アレイ、カラムデコーダ１、カラムセレクトゲート２及
びセンスアンプ３によりＲＡＭ９が構成されているとと
もに、ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍに
接続されたデータ転送ゲート７、シリアルレジスタ４、
カウンタ６及びＳＡＭデコーダ５によりＳＡＭ１０が構
成されている。
ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍの各交点
に配置された多数のメモリセルＭＣから成るメモリセル
アレイ、カラムデコーダ１、カラムセレクトゲート２及
びセンスアンプ３によりＲＡＭ９が構成されているとと
もに、ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍに
接続されたデータ転送ゲート７、シリアルレジスタ４、
カウンタ６及びＳＡＭデコーダ５によりＳＡＭ１０が構
成されている。
【０００６】ランダムポートからのＲＡＭへのアクセス
においては、ランダムデータＩ／Ｏラインを介してメモ
リセルアレイへのアクセスが行われる。即ち、ローアド
レスによりワード線が選択され、この選択されたワード
線に接続されたメモリセルのデータがセンスアンプ３に
より増幅されて、ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、
／ＢＬｍに出力され、その後、カラムアドレスをデコー
ドするカラムデコーダ１からの信号によってカラムセレ
クトゲート２が駆動され、このカラムセレクトゲート２
により、前記ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／Ｂ
Ｌｍ内の任意のビット線とランダムデータＩ／Ｏライン
とを選択的に接続して、ロー及びカラムアドレスにより
選択されるメモリセルに対して読み出し又は書き込みが
行われ、ランダムデータＩ／ＯラインからＲＡＭ９に対
してランダムアクセスが行われる。
においては、ランダムデータＩ／Ｏラインを介してメモ
リセルアレイへのアクセスが行われる。即ち、ローアド
レスによりワード線が選択され、この選択されたワード
線に接続されたメモリセルのデータがセンスアンプ３に
より増幅されて、ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、
／ＢＬｍに出力され、その後、カラムアドレスをデコー
ドするカラムデコーダ１からの信号によってカラムセレ
クトゲート２が駆動され、このカラムセレクトゲート２
により、前記ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／Ｂ
Ｌｍ内の任意のビット線とランダムデータＩ／Ｏライン
とを選択的に接続して、ロー及びカラムアドレスにより
選択されるメモリセルに対して読み出し又は書き込みが
行われ、ランダムデータＩ／ＯラインからＲＡＭ９に対
してランダムアクセスが行われる。
【０００７】一方、シリアルポートからＳＡＭ１０を介
するＲＡＭ９からのラインデータ読み出しにおいては、
先ず、ローアドレスにより１本のワード線が選択され、
この選択されたワード線に接続された複数のメモリセル
のラインデータがセンスアンプ３により増幅されて、ビ
ット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍに出力され
る。そして、データ転送信号８を制御することにより、
前記ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍに出
力された複数のデータを転送ゲート７を介してシリアル
レジスタ４に転送する。シリアルクロックをカウントす
るカウンタ６によりシリアルアドレスを発生させ、この
シリアルアドレスをデコードするＳＡＭデコーダ５から
選択信号を出力して、この選択信号によって、前記シリ
アルレジスタ４に転送されたデータの中から、選択され
るビット位置が指定される。従って、カウンタ６により
シリアルクロックをカウントアップしていくことによ
り、シリアルレジスタ４のデータを順次選択し、連続的
にシリアルデータを出力ラインに読み出す。
するＲＡＭ９からのラインデータ読み出しにおいては、
先ず、ローアドレスにより１本のワード線が選択され、
この選択されたワード線に接続された複数のメモリセル
のラインデータがセンスアンプ３により増幅されて、ビ
ット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍに出力され
る。そして、データ転送信号８を制御することにより、
前記ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍに出
力された複数のデータを転送ゲート７を介してシリアル
レジスタ４に転送する。シリアルクロックをカウントす
るカウンタ６によりシリアルアドレスを発生させ、この
シリアルアドレスをデコードするＳＡＭデコーダ５から
選択信号を出力して、この選択信号によって、前記シリ
アルレジスタ４に転送されたデータの中から、選択され
るビット位置が指定される。従って、カウンタ６により
シリアルクロックをカウントアップしていくことによ
り、シリアルレジスタ４のデータを順次選択し、連続的
にシリアルデータを出力ラインに読み出す。
【０００８】図２１は、図２０に示す構成によるＶＲＡ
Ｍを用いた画像処理システムの構成例である。ＲＡＭ９
とＳＡＭ１０を備えたＶＲＡＭ１００は、ランダムポー
ト１０６を介してシステムバス１０４に接続され、ＣＰ
Ｕ１０３での画像処理はシステムバス１０４を経由して
ランダムポート１０６を介してＲＡＭ９にアクセスする
ことにより実行される。
Ｍを用いた画像処理システムの構成例である。ＲＡＭ９
とＳＡＭ１０を備えたＶＲＡＭ１００は、ランダムポー
ト１０６を介してシステムバス１０４に接続され、ＣＰ
Ｕ１０３での画像処理はシステムバス１０４を経由して
ランダムポート１０６を介してＲＡＭ９にアクセスする
ことにより実行される。
【０００９】ＲＡＭ９のデータを表示する場合には、Ｒ
ＡＭ９内の１ラインのデータをＳＡＭ１０に転送した
後、シリアルポート１０７よりシリアルに読み出して、
表示装置１０５へ与えることにより実行される。
ＡＭ９内の１ラインのデータをＳＡＭ１０に転送した
後、シリアルポート１０７よりシリアルに読み出して、
表示装置１０５へ与えることにより実行される。
【００１０】
【発明が解決しようとする課題】以上の通り、従来のＶ
ＲＡＭは、ＲＡＭの１ラインのデータをＳＡＭへ転送す
ることができるので、このＶＲＡＭを用いた画像処理シ
ステムにおいて、表示装置へ表示データを出力する場合
には、ＲＡＭの１ライン分のデータをＳＡＭへ転送し、
転送されたデータをシリアルに読み出すことにより実現
できるので、データ表示のためのＲＡＭへのアクセス
は、ＳＡＭを介して１ライン単位で行うことになり、デ
ータ表示のためのＲＡＭへのアクセス回数を減らすこと
ができる。
ＲＡＭは、ＲＡＭの１ラインのデータをＳＡＭへ転送す
ることができるので、このＶＲＡＭを用いた画像処理シ
ステムにおいて、表示装置へ表示データを出力する場合
には、ＲＡＭの１ライン分のデータをＳＡＭへ転送し、
転送されたデータをシリアルに読み出すことにより実現
できるので、データ表示のためのＲＡＭへのアクセス
は、ＳＡＭを介して１ライン単位で行うことになり、デ
ータ表示のためのＲＡＭへのアクセス回数を減らすこと
ができる。
【００１１】しかしながら、画像データをＲＡＭに記憶
し、表示データとして１ラインのデータをＳＡＭへ転送
する構成とするには、記憶された画像データの表示画面
上のアドレスとＲＡＭのアドレスとを１：１に対応させ
さければならない。つまり、ＲＡＭのワード線方向のメ
モリセルには、表示画面上でのライン方向のデータを記
憶する必要がある。その結果、画像データ内の矩形領域
データに対するアクセスにおいては、メモリのページモ
ードサイクル、即ち、同一ワード線上の複数のメモリセ
ルに対してカラムアドレスのみを変化させて高速にアク
セスを行うモードではアクセスできず、ワード線を複数
回切り替える必要が生じて、高速な画像表示が困難であ
った。
し、表示データとして１ラインのデータをＳＡＭへ転送
する構成とするには、記憶された画像データの表示画面
上のアドレスとＲＡＭのアドレスとを１：１に対応させ
さければならない。つまり、ＲＡＭのワード線方向のメ
モリセルには、表示画面上でのライン方向のデータを記
憶する必要がある。その結果、画像データ内の矩形領域
データに対するアクセスにおいては、メモリのページモ
ードサイクル、即ち、同一ワード線上の複数のメモリセ
ルに対してカラムアドレスのみを変化させて高速にアク
セスを行うモードではアクセスできず、ワード線を複数
回切り替える必要が生じて、高速な画像表示が困難であ
った。
【００１２】また、従来のＶＲＡＭは、データ表示のた
めのＲＡＭへのアクセス回数を減らすことにより、画像
処理のためのランダムポートを介するＲＡＭへのアクセ
スに使用可能な時間を拡大する目的のものであって、画
像データを記憶するＲＡＭに対するランダムポートから
のアクセスに関しては汎用ＤＲＡＭの機能と同等である
ため、このＲＡＭに対するランダムポートからのアクセ
ス速度については、汎用ＤＲＡＭ以上の高速機能を期待
できない欠点があった。
めのＲＡＭへのアクセス回数を減らすことにより、画像
処理のためのランダムポートを介するＲＡＭへのアクセ
スに使用可能な時間を拡大する目的のものであって、画
像データを記憶するＲＡＭに対するランダムポートから
のアクセスに関しては汎用ＤＲＡＭの機能と同等である
ため、このＲＡＭに対するランダムポートからのアクセ
ス速度については、汎用ＤＲＡＭ以上の高速機能を期待
できない欠点があった。
【００１３】上記のＲＡＭに対するランダムポートから
のアクセス速度について詳述すると、例えばグラフィッ
クスシステムや画像処理システムは、二次元配置された
画像データに対して処理を行うものであって、画像デー
タ内の矩形領域データに対するアクセスを高速化できれ
ば、処理性能を向上することができる。例えば、グラフ
ィックスシステムにおける描画性能の向上や画像処理シ
ステムにおける画像圧縮伸張での処理速度向上等の要求
に対しては、ＲＡＭのワード線方向の複数のメモリセル
に画像データでの矩形領域データを対応させ、この矩形
領域データに対しては、メモリのページモードサイクル
でアクセス可能とすれば、高速化を図ることができるも
のの、前述のように従来のＶＲＡＭでは、画面アドレス
とＲＡＭアドレスを１：１に対応させなければならない
ため、ＲＡＭのワード線方向のメモリセルには画像デー
タ上でのライン方向のデータを記憶させており、このよ
うな要求に対しては対応できず、ランダムポートからの
アクセス速度の向上が図れない欠点があった。
のアクセス速度について詳述すると、例えばグラフィッ
クスシステムや画像処理システムは、二次元配置された
画像データに対して処理を行うものであって、画像デー
タ内の矩形領域データに対するアクセスを高速化できれ
ば、処理性能を向上することができる。例えば、グラフ
ィックスシステムにおける描画性能の向上や画像処理シ
ステムにおける画像圧縮伸張での処理速度向上等の要求
に対しては、ＲＡＭのワード線方向の複数のメモリセル
に画像データでの矩形領域データを対応させ、この矩形
領域データに対しては、メモリのページモードサイクル
でアクセス可能とすれば、高速化を図ることができるも
のの、前述のように従来のＶＲＡＭでは、画面アドレス
とＲＡＭアドレスを１：１に対応させなければならない
ため、ＲＡＭのワード線方向のメモリセルには画像デー
タ上でのライン方向のデータを記憶させており、このよ
うな要求に対しては対応できず、ランダムポートからの
アクセス速度の向上が図れない欠点があった。
【００１４】また、既述のＶＲＡＭに限らず、汎用ＤＲ
ＡＭにおいても、ＲＡＭのワード線方向の複数のメモリ
セルに画像データでの矩形領域データを対応させて、こ
の矩形領域データに対してメモリのページモードサイク
ルでアクセス可能とする構成を採用した場合には、逆
に、表示画面上の１ラインづつ画像データを表示する必
要が生じた際には、ＲＡＭの１ラインのデータを１度に
ＳＡＭへ転送することができなくなり、表示画面上の１
ラインを表示するのにワード線を複数回切り替え、複数
回の転送を行う必要が生じて、この際の高速な画像表示
が困難となる欠点がある。
ＡＭにおいても、ＲＡＭのワード線方向の複数のメモリ
セルに画像データでの矩形領域データを対応させて、こ
の矩形領域データに対してメモリのページモードサイク
ルでアクセス可能とする構成を採用した場合には、逆
に、表示画面上の１ラインづつ画像データを表示する必
要が生じた際には、ＲＡＭの１ラインのデータを１度に
ＳＡＭへ転送することができなくなり、表示画面上の１
ラインを表示するのにワード線を複数回切り替え、複数
回の転送を行う必要が生じて、この際の高速な画像表示
が困難となる欠点がある。
【００１５】本発明は、前記課題を解決するためになさ
れたものであり、その目的は、表示画面上の矩形領域内
データと、表示画面上の１ラインデータの双方で、ＲＡ
Ｍに対するランダムポートからのアクセスをメモリのペ
ージモードサイクルで高速にアクセスできる半導体メモ
リ、及びその半導体メモリの使用方法、並びにその半導
体メモリを使用した画像プロセッサを提供することにあ
る。
れたものであり、その目的は、表示画面上の矩形領域内
データと、表示画面上の１ラインデータの双方で、ＲＡ
Ｍに対するランダムポートからのアクセスをメモリのペ
ージモードサイクルで高速にアクセスできる半導体メモ
リ、及びその半導体メモリの使用方法、並びにその半導
体メモリを使用した画像プロセッサを提供することにあ
る。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
め、請求項１記載の発明の半導体メモリは、列方向に配
置された複数のメモリセルがサブワード線に接続された
メモリセルブロックを複数備え、前記複数のメモリセル
ブロックがアレイ状に配置されたメモリセルアレイと、
水平方向及び斜め方向に配線された水平ワード線及び斜
めワード線と、ワード線選択信号を受け、この受けたワ
ード線選択信号に応じて前記水平ワード線又は斜めワー
ド線の何れか一方のうち所定の１本を選択し、この選択
したワード線を、このワード線に対応するメモリセルブ
ロック内の前記サブワード線に接続するワード線選択手
段とを備え、前記メモリセルブロックを構成するメモリ
セルの行方向の数を行方向の数とし且つメモリセルブロ
ックの行方向の数を列方向の数とする矩形領域内のデー
タを、所定行目に並んだメモリセルブロックの各メモリ
セルに順次記憶することを繰返すとともに、前記各矩形
領域内のデータを記憶するに際し、各矩形領域間で各々
対応する行目のデータを、斜めワード線が選択するメモ
リセルブロックに記憶し、前記ワード線選択信号により
１本の水平ワード線を選択して１つの矩形領域内のデー
タを読み出す一方、前記ワード線選択信号により斜めワ
ード線を選択して各矩形領域間で各々対応する行目のデ
ータを読み出すことを特徴とする。
め、請求項１記載の発明の半導体メモリは、列方向に配
置された複数のメモリセルがサブワード線に接続された
メモリセルブロックを複数備え、前記複数のメモリセル
ブロックがアレイ状に配置されたメモリセルアレイと、
水平方向及び斜め方向に配線された水平ワード線及び斜
めワード線と、ワード線選択信号を受け、この受けたワ
ード線選択信号に応じて前記水平ワード線又は斜めワー
ド線の何れか一方のうち所定の１本を選択し、この選択
したワード線を、このワード線に対応するメモリセルブ
ロック内の前記サブワード線に接続するワード線選択手
段とを備え、前記メモリセルブロックを構成するメモリ
セルの行方向の数を行方向の数とし且つメモリセルブロ
ックの行方向の数を列方向の数とする矩形領域内のデー
タを、所定行目に並んだメモリセルブロックの各メモリ
セルに順次記憶することを繰返すとともに、前記各矩形
領域内のデータを記憶するに際し、各矩形領域間で各々
対応する行目のデータを、斜めワード線が選択するメモ
リセルブロックに記憶し、前記ワード線選択信号により
１本の水平ワード線を選択して１つの矩形領域内のデー
タを読み出す一方、前記ワード線選択信号により斜めワ
ード線を選択して各矩形領域間で各々対応する行目のデ
ータを読み出すことを特徴とする。
【００１７】請求項２記載の発明は、前記請求項１記載
の半導体メモリにおいて、ワード線選択手段は、水平ワ
ード線及び斜めワード線が入力され、出力がサブワード
線に接続されるとともに、ワード線選択信号を受け、こ
の受けたワード線選択信号に応じて前記水平ワード線又
は斜めワード線の何れか一方を選択して、前記サブワー
ド線に接続するワード線選択回路を備えたことを特徴と
する。
の半導体メモリにおいて、ワード線選択手段は、水平ワ
ード線及び斜めワード線が入力され、出力がサブワード
線に接続されるとともに、ワード線選択信号を受け、こ
の受けたワード線選択信号に応じて前記水平ワード線又
は斜めワード線の何れか一方を選択して、前記サブワー
ド線に接続するワード線選択回路を備えたことを特徴と
する。
【００１８】また、請求項３記載の発明は、前記請求項
１記載の半導体メモリにおいて、複数の信号を入力して
記憶し、この記憶された複数の信号がシリアルクロック
により順次アクセスされるシリアルアクセスメモリと、
複数のビット線の信号を前記シリアルアクセスメモリに
転送して入力する転送手段とを備えたことを特徴とす
る。
１記載の半導体メモリにおいて、複数の信号を入力して
記憶し、この記憶された複数の信号がシリアルクロック
により順次アクセスされるシリアルアクセスメモリと、
複数のビット線の信号を前記シリアルアクセスメモリに
転送して入力する転送手段とを備えたことを特徴とす
る。
【００１９】更に、請求項４記載の発明は、前記請求項
１記載の半導体メモリを用いて、多数のデータを半導体
メモリの各メモリセルに記憶する請求項１記載の半導体
メモリの使用方法であって、メモリセルブロックを構成
するメモリセルの行方向の数を行方向の数とし、メモリ
セルブロックの行方向の数を列方向の数とする矩形領域
内のデータを、所定行目に並んだメモリセルブロックの
各メモリセルに順次記憶することを繰返すとともに、前
記各矩形領域内のデータを記憶するに際し、各矩形領域
間で各々対応する行目のデータを、斜めワード線が選択
するメモリセルブロックに記憶することを特徴とする。
１記載の半導体メモリを用いて、多数のデータを半導体
メモリの各メモリセルに記憶する請求項１記載の半導体
メモリの使用方法であって、メモリセルブロックを構成
するメモリセルの行方向の数を行方向の数とし、メモリ
セルブロックの行方向の数を列方向の数とする矩形領域
内のデータを、所定行目に並んだメモリセルブロックの
各メモリセルに順次記憶することを繰返すとともに、前
記各矩形領域内のデータを記憶するに際し、各矩形領域
間で各々対応する行目のデータを、斜めワード線が選択
するメモリセルブロックに記憶することを特徴とする。
【００２０】更に加えて、請求項５記載の発明は、前記
請求項１又は請求項３記載の半導体メモリにおいて、更
にカラムデコーダを備え、前記カラムデコーダは、カラ
ムアドレスの一部が入力され、この入力されたカラムア
ドレスをプリデコードする第１のプリデコーダと、前記
カラムアドレスの残部が入力され、この入力されたカラ
ムアドレスをプリデコードする第２のプリデコーダと、
ローアドレスの一部に基いて前記第２のプリデコーダの
出力のビット位置を切り替えるプリデコード出力切り替
え手段と、前記第１のプリデコーダの出力及び前記プリ
デコード出力切り替え手段の出力に基いて、カラムセレ
クトゲートを制御するためのカラム選択信号を発生する
メインデコーダとから成ることを特徴とする。
請求項１又は請求項３記載の半導体メモリにおいて、更
にカラムデコーダを備え、前記カラムデコーダは、カラ
ムアドレスの一部が入力され、この入力されたカラムア
ドレスをプリデコードする第１のプリデコーダと、前記
カラムアドレスの残部が入力され、この入力されたカラ
ムアドレスをプリデコードする第２のプリデコーダと、
ローアドレスの一部に基いて前記第２のプリデコーダの
出力のビット位置を切り替えるプリデコード出力切り替
え手段と、前記第１のプリデコーダの出力及び前記プリ
デコード出力切り替え手段の出力に基いて、カラムセレ
クトゲートを制御するためのカラム選択信号を発生する
メインデコーダとから成ることを特徴とする。
【００２１】加えて、請求項６記載の発明の画像プロセ
ッサは、前記請求項１記載の半導体メモリと、前記半導
体メモリのビット線のデータをシリアル入力する複数の
ラインレジスタから成るレジスタファイルと、前記レジ
スタファイルのラインレジスタの記憶データを並列に取
り出し、この取り出したデータを用いた演算を行う複数
の演算回路を有する並列演算装置とを備えたことを特徴
としている。
ッサは、前記請求項１記載の半導体メモリと、前記半導
体メモリのビット線のデータをシリアル入力する複数の
ラインレジスタから成るレジスタファイルと、前記レジ
スタファイルのラインレジスタの記憶データを並列に取
り出し、この取り出したデータを用いた演算を行う複数
の演算回路を有する並列演算装置とを備えたことを特徴
としている。
【００２２】また、請求項７記載の発明は、前記請求項
６記載の画像プロセッサにおいて、更に、レジスタファ
イルのラインレジスタの記憶データをシリアルに読み出
す読み出し手段を備えたことを特徴としている。
６記載の画像プロセッサにおいて、更に、レジスタファ
イルのラインレジスタの記憶データをシリアルに読み出
す読み出し手段を備えたことを特徴としている。
【００２３】更に、請求項８記載の発明は、前記請求項
６記載の画像プロセッサにおいて、更に、レジスタファ
イルのラインレジスタにシリアルにデータを入力する入
力手段を備えたことを特徴としている。
６記載の画像プロセッサにおいて、更に、レジスタファ
イルのラインレジスタにシリアルにデータを入力する入
力手段を備えたことを特徴としている。
【００２４】
【作用】前記の構成により、請求項１、請求項２、請求
項３及び請求項４記載の半導体メモリ及びその使用方法
では、ワード線選択信号により水平ワード線を選択する
ことにより、画像データ上の矩形領域データをページモ
ードサイクルを用いて高速にアクセスすることができる
一方、ワード線選択信号により斜めワード線を選択する
ことにより、ラインデータをページモードサイクルを用
いて高速にアクセスすることができ、矩形領域データと
ラインデータとの両方に対してページモードサイクルを
用いて高速にアクセスすることができる。
項３及び請求項４記載の半導体メモリ及びその使用方法
では、ワード線選択信号により水平ワード線を選択する
ことにより、画像データ上の矩形領域データをページモ
ードサイクルを用いて高速にアクセスすることができる
一方、ワード線選択信号により斜めワード線を選択する
ことにより、ラインデータをページモードサイクルを用
いて高速にアクセスすることができ、矩形領域データと
ラインデータとの両方に対してページモードサイクルを
用いて高速にアクセスすることができる。
【００２５】特に、請求項３記載の発明の半導体メモリ
では、ＶＲＡＭを構成するので、請求項１記載の発明の
作用に加えて、ラインデータをＳＡＭに転送するための
ラインデータアクセスを実現して、データ表示のための
ＲＡＭへのアクセス回数を減らし、ランダムポートを介
しての画像処理のための高速矩形領域データのアクセス
期間を拡大して、画像処理能力の向上を図ることができ
る。
では、ＶＲＡＭを構成するので、請求項１記載の発明の
作用に加えて、ラインデータをＳＡＭに転送するための
ラインデータアクセスを実現して、データ表示のための
ＲＡＭへのアクセス回数を減らし、ランダムポートを介
しての画像処理のための高速矩形領域データのアクセス
期間を拡大して、画像処理能力の向上を図ることができ
る。
【００２６】また、請求項５記載の発明の半導体メモリ
では、カラムアドレスにより選択されるメモリセルをロ
ーアドレスに応じて変化させることができ、外部に複雑
なアドレス演算を必要としないで、１本のワード線で行
方向に配置された複数のメモリセルを選択して、この選
択された行方向の複数のメモリセルにラインデータを記
憶できると共に、１本のワード線で斜め方向に配置され
た複数のメモリセルを選択して、この選択された斜め方
向の複数のメモリセルに矩形領域内のデータを記憶する
ことができる。
では、カラムアドレスにより選択されるメモリセルをロ
ーアドレスに応じて変化させることができ、外部に複雑
なアドレス演算を必要としないで、１本のワード線で行
方向に配置された複数のメモリセルを選択して、この選
択された行方向の複数のメモリセルにラインデータを記
憶できると共に、１本のワード線で斜め方向に配置され
た複数のメモリセルを選択して、この選択された斜め方
向の複数のメモリセルに矩形領域内のデータを記憶する
ことができる。
【００２７】更に加えて、請求項６、請求項７及び請求
項８記載の画像プロセッサでは、矩形領域内の複数の画
像データをワード線方向の複数のメモリセルに記憶する
場合に、その矩形領域内の複数のデータと、行方向（ワ
ード線方向）の複数のメモリセルに記憶されたラインデ
ータとの両方に対して、並列処理が可能となる。
項８記載の画像プロセッサでは、矩形領域内の複数の画
像データをワード線方向の複数のメモリセルに記憶する
場合に、その矩形領域内の複数のデータと、行方向（ワ
ード線方向）の複数のメモリセルに記憶されたラインデ
ータとの両方に対して、並列処理が可能となる。
【００２８】
【実施例】（第１の実施例） 図１に、本発明の第１の実施例における半導体メモリの
メモリコア部の構成例を示す。
メモリコア部の構成例を示す。
【００２９】同図において、１２は行方向に連続した複
数のメモリセルＭＣから構成されるメモリセルブロック
であり、各メモリセルＭＣはサブワード線２６に接続さ
れている。１１は各メモリセルブロック１２へ与えるワ
ード線信号を選択するためのワード線選択回路であり、
このワード線選択回路１１はワード線選択信号１８によ
り制御され、各メモリセルブロック１２内のサブワード
線２６はワード線選択回路１１の出力により駆動され
る。
数のメモリセルＭＣから構成されるメモリセルブロック
であり、各メモリセルＭＣはサブワード線２６に接続さ
れている。１１は各メモリセルブロック１２へ与えるワ
ード線信号を選択するためのワード線選択回路であり、
このワード線選択回路１１はワード線選択信号１８によ
り制御され、各メモリセルブロック１２内のサブワード
線２６はワード線選択回路１１の出力により駆動され
る。
【００３０】Ｗ１（１）〜Ｗｎ（１）はワード線、１１
は行方向、及びメモリセルブロック１２単位での斜め方
向に配置されたワード線選択回路１１であって、前記各
ワード線選択回路１１には、前記ワード線Ｗ１（１）〜
Ｗｎ（１）が接続されている。尚、図１では、簡略化の
ため、メモリセルアレイ１６を複数個備えたものをメモ
リセルアレイ１７と図示している。前記メモリセルアレ
イ１６及び１７により、メモリセルアレイ全体が構成さ
れている。
は行方向、及びメモリセルブロック１２単位での斜め方
向に配置されたワード線選択回路１１であって、前記各
ワード線選択回路１１には、前記ワード線Ｗ１（１）〜
Ｗｎ（１）が接続されている。尚、図１では、簡略化の
ため、メモリセルアレイ１６を複数個備えたものをメモ
リセルアレイ１７と図示している。前記メモリセルアレ
イ１６及び１７により、メモリセルアレイ全体が構成さ
れている。
【００３１】ＲＡＭ１９は、前記メモリセルアレイ１６
及び１７、カラムデコーダ１３、カラムセレクトゲート
１４並びにセンスアンプ１５により構成されている。
及び１７、カラムデコーダ１３、カラムセレクトゲート
１４並びにセンスアンプ１５により構成されている。
【００３２】メモリセルアレイ１６及び１７へのアクセ
スにおいては、ローアドレスにより選択されるワード線
に接続されたメモリセルのデータが、センスアンプ１５
により増幅されて、ビット線ＢＬ１（１）、／ＢＬ１
（１）〜ＢＬｎ（ｍ）、／ＢＬｎ（ｍ）に出力されると
ともに、カラムアドレスをデコードするカラムデコーダ
１３からの信号によって駆動されるカラムセレクトゲー
ト１４により、ビット線ＢＬ１（１）、／ＢＬ１（１）
〜ＢＬｎ（ｍ）、／ＢＬｎ（ｍ）とランダムデータＩ／
Ｏラインを選択的に接続することにより、ランダムデー
タＩ／Ｏラインを介してメモリセルアレイ１６及び１７
に対してランダムアクセスが行われる。
スにおいては、ローアドレスにより選択されるワード線
に接続されたメモリセルのデータが、センスアンプ１５
により増幅されて、ビット線ＢＬ１（１）、／ＢＬ１
（１）〜ＢＬｎ（ｍ）、／ＢＬｎ（ｍ）に出力されると
ともに、カラムアドレスをデコードするカラムデコーダ
１３からの信号によって駆動されるカラムセレクトゲー
ト１４により、ビット線ＢＬ１（１）、／ＢＬ１（１）
〜ＢＬｎ（ｍ）、／ＢＬｎ（ｍ）とランダムデータＩ／
Ｏラインを選択的に接続することにより、ランダムデー
タＩ／Ｏラインを介してメモリセルアレイ１６及び１７
に対してランダムアクセスが行われる。
【００３３】ここで、図１に示すメモリに画像データを
記憶する場合に、以下に記述するような画像データとメ
モリセルとの対応とする。
記憶する場合に、以下に記述するような画像データとメ
モリセルとの対応とする。
【００３４】すなわち、図２に画像データを示してお
り、画像データ上の矩形領域データであるＡ１（１）〜
Ａｎ（１）を図１に示すメモリ上のワード線Ｗ１（１）
で選択させる行方向のメモリセルブロックＡ１（１）〜
Ａｎ（１）に、画像データ上の矩形領域データＢ１
（１）〜Ｂｎ（１）をワード線Ｗ２（１）で選択させる
行方向のメモリセルブロックＢ１（１）〜Ｂｎ（１）
に、以下同様に、画面上の矩形領域データＣ１（１）〜
Ｃｎ（１）からＺ１（１）〜Ｚｎ（１）をワード線Ｗ３
（１）〜Ｗｎ（１）で選択させる行方向のメモリセルブ
ロックＣ１（１）〜Ｃｎ（１）からＺ１（１）〜Ｚｎ
（１）に記憶する。
り、画像データ上の矩形領域データであるＡ１（１）〜
Ａｎ（１）を図１に示すメモリ上のワード線Ｗ１（１）
で選択させる行方向のメモリセルブロックＡ１（１）〜
Ａｎ（１）に、画像データ上の矩形領域データＢ１
（１）〜Ｂｎ（１）をワード線Ｗ２（１）で選択させる
行方向のメモリセルブロックＢ１（１）〜Ｂｎ（１）
に、以下同様に、画面上の矩形領域データＣ１（１）〜
Ｃｎ（１）からＺ１（１）〜Ｚｎ（１）をワード線Ｗ３
（１）〜Ｗｎ（１）で選択させる行方向のメモリセルブ
ロックＣ１（１）〜Ｃｎ（１）からＺ１（１）〜Ｚｎ
（１）に記憶する。
【００３５】更に、図２に示す各矩形領域データＡ１
（１）〜Ａｎ（１）、Ｂ１（１）〜Ｂｎ（１）…Ｚ１
（ｍ）〜ｚｎ（ｍ）を図１の半導体メモリの各メモリセ
ルＭＣに記憶するに際し、最初の矩形領域データＡ１
（１）〜Ａｎ（１）については、図１左端のメモリセル
ブロック１２に対して最初のデータＡ１（１）を対応さ
せて記憶し、次の矩形領域データＢ１（１）〜Ｂｎ
（１）については、１メモリセルブロック分だけ行方向
にずれたメモリセルブロック１２に対して最初のデータ
Ｂ１（１）を対応させて記憶し、以下同様に、矩形領域
データＣ１（１）〜Ｃｎ（１）からＺ１（ｍ）〜Ｚｎ
（ｍ）を順次１メモリセルブロック分だけ行方向にずれ
たメモリセルブロック１２に対して最初のデータＣ１
（１）、…Ｚ１（ｍ）を対応させて記憶する。
（１）〜Ａｎ（１）、Ｂ１（１）〜Ｂｎ（１）…Ｚ１
（ｍ）〜ｚｎ（ｍ）を図１の半導体メモリの各メモリセ
ルＭＣに記憶するに際し、最初の矩形領域データＡ１
（１）〜Ａｎ（１）については、図１左端のメモリセル
ブロック１２に対して最初のデータＡ１（１）を対応さ
せて記憶し、次の矩形領域データＢ１（１）〜Ｂｎ
（１）については、１メモリセルブロック分だけ行方向
にずれたメモリセルブロック１２に対して最初のデータ
Ｂ１（１）を対応させて記憶し、以下同様に、矩形領域
データＣ１（１）〜Ｃｎ（１）からＺ１（ｍ）〜Ｚｎ
（ｍ）を順次１メモリセルブロック分だけ行方向にずれ
たメモリセルブロック１２に対して最初のデータＣ１
（１）、…Ｚ１（ｍ）を対応させて記憶する。
【００３６】このような画面データとメモリセルの対応
とすることにより、画像データ上の矩形領域データＡ１
（１）〜Ａｎ（１）はメモリ上では行方向の１ラインに
配置されたメモリセルに対応することになる。
とすることにより、画像データ上の矩形領域データＡ１
（１）〜Ａｎ（１）はメモリ上では行方向の１ラインに
配置されたメモリセルに対応することになる。
【００３７】従って、各メモリセルブロック１２のサブ
ワード線２６を駆動する信号として、行方向に配線され
たワード線を選択するようワード線選択信号１８によっ
てワード線選択回路１１を制御することにより、ワード
線Ｗ１（１）を選択すれば画面上の矩形領域データＡ１
（１）〜Ａｎ（１）に対応するメモリセルを選択するこ
とができる。同様に、ワード線Ｗ１（１）〜Ｗｎ（１）
内のいづれか１つを選択することにより、画像データ上
での矩形領域データＡ１（１）〜Ａｎ（１）からＺ１
（１）〜Ｚｎ（１）のいづれかを選択することができ
る。
ワード線２６を駆動する信号として、行方向に配線され
たワード線を選択するようワード線選択信号１８によっ
てワード線選択回路１１を制御することにより、ワード
線Ｗ１（１）を選択すれば画面上の矩形領域データＡ１
（１）〜Ａｎ（１）に対応するメモリセルを選択するこ
とができる。同様に、ワード線Ｗ１（１）〜Ｗｎ（１）
内のいづれか１つを選択することにより、画像データ上
での矩形領域データＡ１（１）〜Ａｎ（１）からＺ１
（１）〜Ｚｎ（１）のいづれかを選択することができ
る。
【００３８】また、各メモリセルブロック１２のサブワ
ード線２６を駆動する信号として、斜め方向に配線され
たワード線を選択するようワード線選択信号１８によっ
てワード線選択回路１１を制御することにより、ワード
線Ｗ１（１）を選択すれば画像データ上のラインデータ
Ａ１（１）〜Ｚ１（１）に対応するメモリセルを選択す
ることができる。同様に、ワード線Ｗ１（１）〜Ｗｎ
（１）内のいづれか１つを選択することにより、画像デ
ータ上のラインデータＡ１（１）〜Ｚ１（１）からＡｎ
（１）〜Ｚｎ（１）の何れかを選択することができる。
ード線２６を駆動する信号として、斜め方向に配線され
たワード線を選択するようワード線選択信号１８によっ
てワード線選択回路１１を制御することにより、ワード
線Ｗ１（１）を選択すれば画像データ上のラインデータ
Ａ１（１）〜Ｚ１（１）に対応するメモリセルを選択す
ることができる。同様に、ワード線Ｗ１（１）〜Ｗｎ
（１）内のいづれか１つを選択することにより、画像デ
ータ上のラインデータＡ１（１）〜Ｚ１（１）からＡｎ
（１）〜Ｚｎ（１）の何れかを選択することができる。
【００３９】メモリセルアレイ１７には、メモリセルア
レイ１６が複数個配置されており、図２に示す画像デー
タ内の矩形領域データＡ１（２）〜Ｚｎ（２）からＡ１
（ｍ）〜Ｚｎ（ｍ）が記憶される。メモリセルアレイ１
６及び１７内のすべてのワード線選択回路１１はワード
線選択信号１８により同時に制御される。
レイ１６が複数個配置されており、図２に示す画像デー
タ内の矩形領域データＡ１（２）〜Ｚｎ（２）からＡ１
（ｍ）〜Ｚｎ（ｍ）が記憶される。メモリセルアレイ１
６及び１７内のすべてのワード線選択回路１１はワード
線選択信号１８により同時に制御される。
【００４０】ここで、図２の画像データサイズを１０２
４×１０２４画素、矩形領域データＡ１（１）〜Ｚｎ
（１）からＡ１（ｍ）〜Ｚｎ（ｍ）のサイズを３２×３
２画素とすると、この画像データを記憶するためのメモ
リセルアレイは、各メモリセルブロック１２内のメモリ
セル数を３２ビット、行方向のメモリブロック数を３
２、ワード線数を１０２４とすることにより、画像デー
タ内の矩形領域である３２×３２＝１０２４ビットデー
タが１行のメモリセルに対応するメモリセルアレイを構
成できる。
４×１０２４画素、矩形領域データＡ１（１）〜Ｚｎ
（１）からＡ１（ｍ）〜Ｚｎ（ｍ）のサイズを３２×３
２画素とすると、この画像データを記憶するためのメモ
リセルアレイは、各メモリセルブロック１２内のメモリ
セル数を３２ビット、行方向のメモリブロック数を３
２、ワード線数を１０２４とすることにより、画像デー
タ内の矩形領域である３２×３２＝１０２４ビットデー
タが１行のメモリセルに対応するメモリセルアレイを構
成できる。
【００４１】このように、メモリコア部を図１に示す構
成とした半導体メモリとすることにより、グラフィック
スシステムにおける任意方向の図形描画のための矩形領
域データアクセスと、直線描画のためのラインデータア
クセスや、画像処理システムにおける画像圧縮伸張のた
めの矩形領域データアクセスと、画像表示のためのライ
ンデータアクセスとの双方においてメモリのページモー
ドサイクルで高速に実行することができ、高速な画像処
理が可能となる半導体メモリを実現することができる。 （第２の実施例） 図１に示す第１の実施例の半導体メモリを、画像表示機
能を備えた画像処理システムに適用する場合には、シリ
アルアクセス機能を備えたメモリとすることにより、画
像表示のためのシリアルアクセス機能を備えかつ、ＲＡ
Ｍに対するランダムポートからの高速アクセスを実現し
た、高速な画像処理が可能なビデオメモリを実現するこ
とが可能となる。
成とした半導体メモリとすることにより、グラフィック
スシステムにおける任意方向の図形描画のための矩形領
域データアクセスと、直線描画のためのラインデータア
クセスや、画像処理システムにおける画像圧縮伸張のた
めの矩形領域データアクセスと、画像表示のためのライ
ンデータアクセスとの双方においてメモリのページモー
ドサイクルで高速に実行することができ、高速な画像処
理が可能となる半導体メモリを実現することができる。 （第２の実施例） 図１に示す第１の実施例の半導体メモリを、画像表示機
能を備えた画像処理システムに適用する場合には、シリ
アルアクセス機能を備えたメモリとすることにより、画
像表示のためのシリアルアクセス機能を備えかつ、ＲＡ
Ｍに対するランダムポートからの高速アクセスを実現し
た、高速な画像処理が可能なビデオメモリを実現するこ
とが可能となる。
【００４２】図３は、シリアルアクセス機能を備えた本
発明の第２の実施例の半導体メモリ（ビデオメモリ）の
構成例を示す。
発明の第２の実施例の半導体メモリ（ビデオメモリ）の
構成例を示す。
【００４３】同図において、１９はＲＡＭ部であり、図
１に示すランダムアクセス機能をそなえた本発明の半導
体メモリと同一の構成である。転送ゲート（転送手段）
２４、シリアルレジスタ２１、カウンタ２３及びＳＡＭ
デコーダ２２により構成されるＳＡＭ（シリアルアクセ
スメモリ）２０がＲＡＭ１９のビット線ＢＬ０（１）、
／ＢＬ０（１）〜ＢＬｎ（ｍ）、／ＢＬｎ（ｍ）に接続
されている。
１に示すランダムアクセス機能をそなえた本発明の半導
体メモリと同一の構成である。転送ゲート（転送手段）
２４、シリアルレジスタ２１、カウンタ２３及びＳＡＭ
デコーダ２２により構成されるＳＡＭ（シリアルアクセ
スメモリ）２０がＲＡＭ１９のビット線ＢＬ０（１）、
／ＢＬ０（１）〜ＢＬｎ（ｍ）、／ＢＬｎ（ｍ）に接続
されている。
【００４４】図３に示す構成において、ランダムポート
からのランダムデータＩ／Ｏラインを介するＲＡＭ１９
へのアクセスについては、図１における前述の説明と同
一である。
からのランダムデータＩ／Ｏラインを介するＲＡＭ１９
へのアクセスについては、図１における前述の説明と同
一である。
【００４５】シリアルポートからＳＡＭ２０を介するＲ
ＡＭ１９からのラインデータ読み出しにおいては、先
ず、ローアドレスにより選択されるワード線に接続され
たメモリセルのラインデータがセンスアンプ１５により
増幅されて、ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／Ｂ
Ｌｍに出力される。データ転送信号２５を制御すること
によりビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍに
出力されたデータを転送ゲート２４を介してシリアルレ
ジスタ２１に転送する。シリアルクロックをカウントす
るカウンタ２３により発生されるシリアルアドレスをデ
コードするＳＡＭデコーダ２２からの選択信号により、
シリアルレジスタ２１に転送されたデータの選択される
ビット位置が指定されるので、カウンタ２３によりシリ
アルクロックをカウントアップしていくことにより、シ
リアルレジスタ２１のデータを順次選択し、連続的にシ
リアルデータ出力ラインに読み出す。
ＡＭ１９からのラインデータ読み出しにおいては、先
ず、ローアドレスにより選択されるワード線に接続され
たメモリセルのラインデータがセンスアンプ１５により
増幅されて、ビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／Ｂ
Ｌｍに出力される。データ転送信号２５を制御すること
によりビット線ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍに
出力されたデータを転送ゲート２４を介してシリアルレ
ジスタ２１に転送する。シリアルクロックをカウントす
るカウンタ２３により発生されるシリアルアドレスをデ
コードするＳＡＭデコーダ２２からの選択信号により、
シリアルレジスタ２１に転送されたデータの選択される
ビット位置が指定されるので、カウンタ２３によりシリ
アルクロックをカウントアップしていくことにより、シ
リアルレジスタ２１のデータを順次選択し、連続的にシ
リアルデータ出力ラインに読み出す。
【００４６】ここで、図３に示す本実施例のメモリを画
像メモリとして用い、画像データをＲＡＭ１９に記憶す
る場合の画像データとメモリを図１及び図２で示す対応
とすると、図２１に示す画像メモリを用いた画像処理シ
ステムにおいて、ＣＰＵ１０３からのアクセス時には、
ワード線選択回路１１の切り換えによって行方向のメモ
リセルブロックを選択することで、１本のワード線を選
択することにより、画像の矩形領域データをアクセスす
ることができる。この矩形領域内のデータはメモリのペ
ージモードサイクルで高速にアクセスすることができる
ので、ランダムポート１０６を介しての画像処理を高速
に実行することが可能となる。
像メモリとして用い、画像データをＲＡＭ１９に記憶す
る場合の画像データとメモリを図１及び図２で示す対応
とすると、図２１に示す画像メモリを用いた画像処理シ
ステムにおいて、ＣＰＵ１０３からのアクセス時には、
ワード線選択回路１１の切り換えによって行方向のメモ
リセルブロックを選択することで、１本のワード線を選
択することにより、画像の矩形領域データをアクセスす
ることができる。この矩形領域内のデータはメモリのペ
ージモードサイクルで高速にアクセスすることができる
ので、ランダムポート１０６を介しての画像処理を高速
に実行することが可能となる。
【００４７】一方、ＲＡＭ１９のデータを表示する場合
には、ワード線選択回路１１の切り換えによって斜め方
向のメモリセルブロックを選択し、画像データ１０２４
ビットの１ライン（Ａ１（１）〜Ｚ１（１））を１本の
ワード線を選択することによりアクセスでき、このデー
タをＳＡＭ２０に転送しシリアルポート１０７よりシリ
アルに読み出し、表示装置１０５へ与えることにより、
実行される。
には、ワード線選択回路１１の切り換えによって斜め方
向のメモリセルブロックを選択し、画像データ１０２４
ビットの１ライン（Ａ１（１）〜Ｚ１（１））を１本の
ワード線を選択することによりアクセスでき、このデー
タをＳＡＭ２０に転送しシリアルポート１０７よりシリ
アルに読み出し、表示装置１０５へ与えることにより、
実行される。
【００４８】尚、前述のようにＲＡＭ及びシリアルレジ
スタを備えてシリアルアクセス機能を有するビデオメモ
リにおいては、外部から与えられる制御信号によりＲＡ
Ｍ内の１行のデータをシリアルレジスタに転送する転送
モードが設定される構成であるので、本実施例のビデオ
メモリにおいては、前記転送モードが設定されると、ワ
ード線選択回路１１により斜め方向の複数のメモリセル
ブロック１２を選択するようにワード線選択信号１８を
設定する制御とすれば、本実施例の動作を容易に実現す
ることが可能である。
スタを備えてシリアルアクセス機能を有するビデオメモ
リにおいては、外部から与えられる制御信号によりＲＡ
Ｍ内の１行のデータをシリアルレジスタに転送する転送
モードが設定される構成であるので、本実施例のビデオ
メモリにおいては、前記転送モードが設定されると、ワ
ード線選択回路１１により斜め方向の複数のメモリセル
ブロック１２を選択するようにワード線選択信号１８を
設定する制御とすれば、本実施例の動作を容易に実現す
ることが可能である。
【００４９】このように、メモリコア部を図３に示す構
成とすることにより、ＣＰＵからの画像処理実行時には
画像の矩形領域データに対してページモードサイクルを
用いて高速アクセスを行い、表示のためのアクセス時に
は画像のラインデータに対してアクセスを行うことが可
能となる。高速な画像処理が可能となるビデオメモリを
実現することができる。 （第３の実施例） 図１及び図２で示す画像データとメモリセルとの対応を
実現することは、画像データをＲＡＭ１９へ書き込む場
合にＶＲＡＭ１００へ与えるアドレスにより決定される
ものであり、半導体メモリとして何ら特別の機能を要求
されるものではないが、メモリ外部にアドレス変換機能
を必要とする。
成とすることにより、ＣＰＵからの画像処理実行時には
画像の矩形領域データに対してページモードサイクルを
用いて高速アクセスを行い、表示のためのアクセス時に
は画像のラインデータに対してアクセスを行うことが可
能となる。高速な画像処理が可能となるビデオメモリを
実現することができる。 （第３の実施例） 図１及び図２で示す画像データとメモリセルとの対応を
実現することは、画像データをＲＡＭ１９へ書き込む場
合にＶＲＡＭ１００へ与えるアドレスにより決定される
ものであり、半導体メモリとして何ら特別の機能を要求
されるものではないが、メモリ外部にアドレス変換機能
を必要とする。
【００５０】つまり、画像の矩形領域データＡ１（＊）
〜Ａｎ（＊）に対応するメモリのカラムアドレスに対し
てＢ１（＊）〜Ｂｎ（＊）に対応するメモリのカラムア
ドレスは１メモリセルブロック分だけ列方向にずれるよ
う設定しなくてはならない。同様に、Ｃ１（＊）〜Ｃｎ
（＊）からＺ１（＊）〜Ｚｎ（＊）は順次列方向に１メ
モリセルブロック分だけずれるよう設定する必要があ
る。このように、図１及び図２で示す画像データとメモ
リセルの対応のためには、メモリ外部に複雑なアドレス
変換回路を必要とする。
〜Ａｎ（＊）に対応するメモリのカラムアドレスに対し
てＢ１（＊）〜Ｂｎ（＊）に対応するメモリのカラムア
ドレスは１メモリセルブロック分だけ列方向にずれるよ
う設定しなくてはならない。同様に、Ｃ１（＊）〜Ｃｎ
（＊）からＺ１（＊）〜Ｚｎ（＊）は順次列方向に１メ
モリセルブロック分だけずれるよう設定する必要があ
る。このように、図１及び図２で示す画像データとメモ
リセルの対応のためには、メモリ外部に複雑なアドレス
変換回路を必要とする。
【００５１】上記問題点に鑑み、本実施例では、半導体
メモリの外部にアドレス変換機能を必要としないカラム
デコーダを提供する。
メモリの外部にアドレス変換機能を必要としないカラム
デコーダを提供する。
【００５２】以下、本実施例のカラムデコーダについて
説明する。
説明する。
【００５３】説明の簡略化のため、画像データが図４
（ａ）に示すように１６×１６画素で構成されており、
４×４画素の矩形領域データに分割したものを図４
（ｂ）に示すメモリに記憶させるものとする。画像デー
タ内の画素指定のためのアドレスを図４（ｃ）に示す。
１６×１６の画像データ内の４×４画素の矩形領域を指
定するために必要なアドレスは４ビットであり、ライン
方向を指定するアドレスをＲＲａ１及びＲＲａ０、水平
方向を指定するアドレスをＲＣａ１及びＲＣａ０とす
る。各矩形領域内は４画素から成る１ラインを４ライン
備えて構成されている。この矩形領域内の１６画素を１
画素単位でアクセスするものとすると、矩形領域内の画
素の指定するために必要なアドレスは４ビットであり、
ライン方向を指定するアドレスをＴＲａ１及びＴＲａ
０、水平方向の画素を指定するアドレスをＴＣａ１及び
ＴＣａ０とする。
（ａ）に示すように１６×１６画素で構成されており、
４×４画素の矩形領域データに分割したものを図４
（ｂ）に示すメモリに記憶させるものとする。画像デー
タ内の画素指定のためのアドレスを図４（ｃ）に示す。
１６×１６の画像データ内の４×４画素の矩形領域を指
定するために必要なアドレスは４ビットであり、ライン
方向を指定するアドレスをＲＲａ１及びＲＲａ０、水平
方向を指定するアドレスをＲＣａ１及びＲＣａ０とす
る。各矩形領域内は４画素から成る１ラインを４ライン
備えて構成されている。この矩形領域内の１６画素を１
画素単位でアクセスするものとすると、矩形領域内の画
素の指定するために必要なアドレスは４ビットであり、
ライン方向を指定するアドレスをＴＲａ１及びＴＲａ
０、水平方向の画素を指定するアドレスをＴＣａ１及び
ＴＣａ０とする。
【００５４】図４（ｂ）は、図４（ａ）に示す画像デー
タが記録されたメモリ上のデータ配置を示すものであ
る。Ｗ０〜Ｗ１５はワード線を示しており、各ワード線
上には１６ビットのメモリセルが配置されている。図４
（ａ）に示す画像データの各矩形領域内データが水平方
向のメモリセルに記憶される。画像データのアドレス指
定を図４（ｃ）に示すようにすると、図４（ｂ）に示す
メモリにおいては、図４（ｄ）に示すように、矩形領域
アドレスＲＲａ１及びＲＲａ０とＲＣａ１及びＲＣａ０
がローアドレスに、矩形領域内アドレスＴＲａ１及びＴ
Ｒａ０とＴＣａ１及びＴＣａ０がカラムアドレスに該当
することになる。
タが記録されたメモリ上のデータ配置を示すものであ
る。Ｗ０〜Ｗ１５はワード線を示しており、各ワード線
上には１６ビットのメモリセルが配置されている。図４
（ａ）に示す画像データの各矩形領域内データが水平方
向のメモリセルに記憶される。画像データのアドレス指
定を図４（ｃ）に示すようにすると、図４（ｂ）に示す
メモリにおいては、図４（ｄ）に示すように、矩形領域
アドレスＲＲａ１及びＲＲａ０とＲＣａ１及びＲＣａ０
がローアドレスに、矩形領域内アドレスＴＲａ１及びＴ
Ｒａ０とＴＣａ１及びＴＣａ０がカラムアドレスに該当
することになる。
【００５５】図５は本実施例のカラムデコーダの構成例
を示すものである。
を示すものである。
【００５６】同図において、４９は第１のプリデコー
ダ、３２は第２のプリデコーダ、３１はローアドレスに
応じてプリデコーダ４９の出力を制御するためのプリデ
コード出力制御回路（プリデコード出力切り替え手
段）、３０はカラムメインデコーダ（メインデコーダ）
である。
ダ、３２は第２のプリデコーダ、３１はローアドレスに
応じてプリデコーダ４９の出力を制御するためのプリデ
コード出力制御回路（プリデコード出力切り替え手
段）、３０はカラムメインデコーダ（メインデコーダ）
である。
【００５７】プリデコーダ３２は、メモリセルブロック
内のメモリセルを指定するカラムアドレスＴＣａ１及び
ＴＣａ０が与えられ、２個のインバータ４３及び４個の
ＡＮＤゲート４４により、２ビットアドレスＴＣａ１及
びＴＣａ０による４種類の組合わせであってその内の何
れか１つがアサートされるプリデコード信号Ｃ００Ｌ〜
Ｃ１１Ｌを出力する。
内のメモリセルを指定するカラムアドレスＴＣａ１及び
ＴＣａ０が与えられ、２個のインバータ４３及び４個の
ＡＮＤゲート４４により、２ビットアドレスＴＣａ１及
びＴＣａ０による４種類の組合わせであってその内の何
れか１つがアサートされるプリデコード信号Ｃ００Ｌ〜
Ｃ１１Ｌを出力する。
【００５８】プリデコーダ４９は、ワード線内のメモリ
セルブロックを指定するカラムアドレスＴＲａ１及びＴ
Ｒａ０が与えられ、２個のインバータ３３及び４個のＡ
ＮＤゲート３４により、２ビットアドレスＴＲａ１及び
ＴＲａ０による４種類の組合わせであってその内の何れ
か１つがアサートされるプリデコード信号Ｃ００〜Ｃ１
１を出力する。
セルブロックを指定するカラムアドレスＴＲａ１及びＴ
Ｒａ０が与えられ、２個のインバータ３３及び４個のＡ
ＮＤゲート３４により、２ビットアドレスＴＲａ１及び
ＴＲａ０による４種類の組合わせであってその内の何れ
か１つがアサートされるプリデコード信号Ｃ００〜Ｃ１
１を出力する。
【００５９】プリデコード出力制御回路３１には、ワー
ド線を指定する４ビットのローアドレスの下位２ビット
であるＲＣａ１及びＲＣａ０及びプリデコーダ４９の出
力Ｃ００〜Ｃ１１が与えられる。２個のインバータ４５
及び４個のＡＮＤゲート４６により、２ビットのローア
ドレスＲＣａ１及びＴＣａ０による４種類の組合わせで
あってその内の何れか１つがアサートされるプリデコー
ド信号Ｒ００〜Ｒ１１を出力する。１６個のＡＮＤゲー
ト３５〜３８及び４個のＯＲゲート３９〜４２は、ロー
アドレスＲＣａ１及びＲＣａ０のプリデコード信号Ｒ１
１〜Ｒ００に応じてプリデコーダ４９の出力信号Ｃ００
〜Ｃ１１の順序を入れ替えてＣ００Ｕ〜Ｃ１１Ｕとして
出力する選択回路５０を構成している。
ド線を指定する４ビットのローアドレスの下位２ビット
であるＲＣａ１及びＲＣａ０及びプリデコーダ４９の出
力Ｃ００〜Ｃ１１が与えられる。２個のインバータ４５
及び４個のＡＮＤゲート４６により、２ビットのローア
ドレスＲＣａ１及びＴＣａ０による４種類の組合わせで
あってその内の何れか１つがアサートされるプリデコー
ド信号Ｒ００〜Ｒ１１を出力する。１６個のＡＮＤゲー
ト３５〜３８及び４個のＯＲゲート３９〜４２は、ロー
アドレスＲＣａ１及びＲＣａ０のプリデコード信号Ｒ１
１〜Ｒ００に応じてプリデコーダ４９の出力信号Ｃ００
〜Ｃ１１の順序を入れ替えてＣ００Ｕ〜Ｃ１１Ｕとして
出力する選択回路５０を構成している。
【００６０】カラムメインデコーダ３０は、プリデコー
ダ３２及びプリデコード出力制御回路３１の出力Ｃ００
Ｌ〜Ｃ１１Ｌ及びＣ００Ｕ〜Ｃ１１Ｕを受け、ＡＮＤゲ
ート４８によりメモリセルを選択するためのカラム選択
ゲートを制御する信号ＳＧ０〜ＳＧ１５を出力する。
ダ３２及びプリデコード出力制御回路３１の出力Ｃ００
Ｌ〜Ｃ１１Ｌ及びＣ００Ｕ〜Ｃ１１Ｕを受け、ＡＮＤゲ
ート４８によりメモリセルを選択するためのカラム選択
ゲートを制御する信号ＳＧ０〜ＳＧ１５を出力する。
【００６１】このような構成とすることにより、プリデ
コード出力制御回路３１の出力Ｃ００Ｕ〜Ｃ１１Ｕは、
ローアドレスＲＣａ１及びＲＣａ０に依存して、アドレ
スＴＲａ１及びＴＲａ０の組み合わせによる出力は図６
に示すようになる。
コード出力制御回路３１の出力Ｃ００Ｕ〜Ｃ１１Ｕは、
ローアドレスＲＣａ１及びＲＣａ０に依存して、アドレ
スＴＲａ１及びＴＲａ０の組み合わせによる出力は図６
に示すようになる。
【００６２】前記図６からも明らかなように、プリデコ
ード出力制御回路３１の出力信号Ｃ００Ｕ〜Ｃ１１Ｕ
は、画像データでの矩形領域内のラインアドレスにあた
るＴＲａ１及びＴＲａ０のプリデコード出力Ｃ００〜Ｃ
１１がプリデコード出力制御回路３１により、水平方向
での矩形領域アドレスにあたるＲＣａ１及びＲＣａ０の
値に応じて、順次アサートされるビット位置がずらされ
たものとなっている。
ード出力制御回路３１の出力信号Ｃ００Ｕ〜Ｃ１１Ｕ
は、画像データでの矩形領域内のラインアドレスにあた
るＴＲａ１及びＴＲａ０のプリデコード出力Ｃ００〜Ｃ
１１がプリデコード出力制御回路３１により、水平方向
での矩形領域アドレスにあたるＲＣａ１及びＲＣａ０の
値に応じて、順次アサートされるビット位置がずらされ
たものとなっている。
【００６３】カラムメインデコーダ３０は、このプリデ
コード出力制御回路３１の出力Ｃ００Ｕ〜Ｃ１１Ｕ及び
プリデコーダ３２の出力Ｃ００Ｌ〜Ｃ１１Ｌをデコード
しており、カラム選択ゲート制御信号ＳＧ０〜ＳＧ１５
は、同一カラムアドレス信号入力であってもローアドレ
スＲＣａ１及びＲＣａ０に依存して、異なるメモリセル
ブロックを選択するよう発生する。
コード出力制御回路３１の出力Ｃ００Ｕ〜Ｃ１１Ｕ及び
プリデコーダ３２の出力Ｃ００Ｌ〜Ｃ１１Ｌをデコード
しており、カラム選択ゲート制御信号ＳＧ０〜ＳＧ１５
は、同一カラムアドレス信号入力であってもローアドレ
スＲＣａ１及びＲＣａ０に依存して、異なるメモリセル
ブロックを選択するよう発生する。
【００６４】図５に示すカラムデコーダを用いて図４
（ａ）に示す画像データをメモリに記憶すれば、図４
（ｂ）に示すメモリ上でのメモリセルブロック配置とな
る。
（ａ）に示す画像データをメモリに記憶すれば、図４
（ｂ）に示すメモリ上でのメモリセルブロック配置とな
る。
【００６５】このように、図５に示すカラムデコーダの
構成とすることにより、簡単な回路構成でローアドレス
に応じて列方向に順次選択位置をずらしていくカラム選
択回路を実現することができる。
構成とすることにより、簡単な回路構成でローアドレス
に応じて列方向に順次選択位置をずらしていくカラム選
択回路を実現することができる。
【００６６】したがって、図４（ａ）に示す画像データ
をメモリへ記憶する場合に同図（ｂ）に示すようなマッ
ピングとすることが、メモリ外部での複雑なアドレス演
算を必要としないで実現でき、矩形領域アクセスを用い
たシステムの簡略化に極めて有用である。 （本発明の第１の関連技術） 前述のように、グラフィックスシステムや画像処理シス
テムにおいては、高速な矩形領域アクセスを可能とする
ことにより性能を向上することができる。しかし、図２
及び図４での画像データは、画像データ全体を固定され
た位置で、ある大きさの矩形領域分割したものであり、
固定された画素位置から開始する矩形領域データに対し
て高速にアクセスする目的に対しては有効であるが、任
意の画素位置から開始する矩形領域データに対しては、
ページモードサイクルではアクセスできなくなる。
をメモリへ記憶する場合に同図（ｂ）に示すようなマッ
ピングとすることが、メモリ外部での複雑なアドレス演
算を必要としないで実現でき、矩形領域アクセスを用い
たシステムの簡略化に極めて有用である。 （本発明の第１の関連技術） 前述のように、グラフィックスシステムや画像処理シス
テムにおいては、高速な矩形領域アクセスを可能とする
ことにより性能を向上することができる。しかし、図２
及び図４での画像データは、画像データ全体を固定され
た位置で、ある大きさの矩形領域分割したものであり、
固定された画素位置から開始する矩形領域データに対し
て高速にアクセスする目的に対しては有効であるが、任
意の画素位置から開始する矩形領域データに対しては、
ページモードサイクルではアクセスできなくなる。
【００６７】即ち、図４（ａ）及び（ｂ）に示すように
分割された矩形領域でメモリにマッピングされた画像デ
ータにおいて、図７（ａ）で示すように２つの矩形領域
にかかる斜線領域６０及び６１の画像データは、図７
（ｂ）に示すメモリ上では異なる行でのメモリセル６２
及び６３に記憶されることになる。このため、図７
（ａ）の６０及び６１で示す矩形領域はメモリのページ
モードサイクルではアクセスできなくなり、ランダムポ
ートを介して画像処理を行う場合には、画像データでの
図７（ａ）に示す６０と６１の境界が変わる度にメモリ
でのローアドレスを切り換えるか、画像処理領域を６０
と６１に分け、２分割の処理を行う等の手法が必要とな
り、矩形領域アクセスでの処理速度の高速化を阻む要因
となる。
分割された矩形領域でメモリにマッピングされた画像デ
ータにおいて、図７（ａ）で示すように２つの矩形領域
にかかる斜線領域６０及び６１の画像データは、図７
（ｂ）に示すメモリ上では異なる行でのメモリセル６２
及び６３に記憶されることになる。このため、図７
（ａ）の６０及び６１で示す矩形領域はメモリのページ
モードサイクルではアクセスできなくなり、ランダムポ
ートを介して画像処理を行う場合には、画像データでの
図７（ａ）に示す６０と６１の境界が変わる度にメモリ
でのローアドレスを切り換えるか、画像処理領域を６０
と６１に分け、２分割の処理を行う等の手法が必要とな
り、矩形領域アクセスでの処理速度の高速化を阻む要因
となる。
【００６８】本関連技術では、水平方向での任意の画素
位置から開始する矩形領域データに対して高速アクセス
可能とすることにより、処理性能を一段と向上させた半
導体メモリを提供する。
位置から開始する矩形領域データに対して高速アクセス
可能とすることにより、処理性能を一段と向上させた半
導体メモリを提供する。
【００６９】以下、本関連技術の半導体メモリの構成を
説明する。
説明する。
【００７０】図８に、任意の水平方向の画素位置での矩
形領域アクセスを行う場合の画像データ（同図（ａ））
に対する画像アドレス（同図（ｂ））を示す。図８
（ａ）に示すように１６×１６画素で構成される画像デ
ータを４×４の大きさの矩形領域でアクセスし且つ、矩
形領域を水平方向での任意の位置から開始するよう指定
するためには、同図（ｂ）に示すように矩形領域アドレ
スとして、ライン方向に２ビット（ＲＲａ１、ＲＲａ
０）、水平方向に４ビット（ＲＣａ３〜ＲＣａ０）必要
であり、矩形領域内の画素指定を行うために、ライン方
向に２ビット（ＴＲａ１、ＴＲａ０）、水平方向に２ビ
ット（ＴＣａ１、ＴＣａ０）必要となる。
形領域アクセスを行う場合の画像データ（同図（ａ））
に対する画像アドレス（同図（ｂ））を示す。図８
（ａ）に示すように１６×１６画素で構成される画像デ
ータを４×４の大きさの矩形領域でアクセスし且つ、矩
形領域を水平方向での任意の位置から開始するよう指定
するためには、同図（ｂ）に示すように矩形領域アドレ
スとして、ライン方向に２ビット（ＲＲａ１、ＲＲａ
０）、水平方向に４ビット（ＲＣａ３〜ＲＣａ０）必要
であり、矩形領域内の画素指定を行うために、ライン方
向に２ビット（ＴＲａ１、ＴＲａ０）、水平方向に２ビ
ット（ＴＣａ１、ＴＣａ０）必要となる。
【００７１】図８（ｂ）に示す画像アドレスを受けて、
水平方向での任意の位置から開始する矩形領域データに
対して高速なアクセスを実現する半導体メモリの構成を
図９に示す。
水平方向での任意の位置から開始する矩形領域データに
対して高速なアクセスを実現する半導体メモリの構成を
図９に示す。
【００７２】同図において、７８及び７９は図４（ｂ）
に示すメモリセルアレイが２分割されたメモリセルアレ
イ（第１アレイ部及び第２アレイ部）であり、各々のメ
モリセルアレイに対して、同図に示すような矩形領域デ
ータを記憶する。７４は第１のローデコーダ、７３は第
２のローデコーダであり、第１のローデコーダ７４には
アドレスＲＲａ１、ＲＲａ０とＲＣａ３とが入力され、
第２のローデコーダ７３には加算器（アドレス演算手
段）７２により前記第１のローデコーダ７４へのアドレ
スにアドレスＲＣａ２を加算したアドレスが入力され、
各々、メモリセルアレイ７８及び７９のワード線を選択
する信号を発生する。
に示すメモリセルアレイが２分割されたメモリセルアレ
イ（第１アレイ部及び第２アレイ部）であり、各々のメ
モリセルアレイに対して、同図に示すような矩形領域デ
ータを記憶する。７４は第１のローデコーダ、７３は第
２のローデコーダであり、第１のローデコーダ７４には
アドレスＲＲａ１、ＲＲａ０とＲＣａ３とが入力され、
第２のローデコーダ７３には加算器（アドレス演算手
段）７２により前記第１のローデコーダ７４へのアドレ
スにアドレスＲＣａ２を加算したアドレスが入力され、
各々、メモリセルアレイ７８及び７９のワード線を選択
する信号を発生する。
【００７３】このような構成とすることにより、ローデ
コーダ７３及び７４に与えられるアドレス７０及び７１
と、この与えられるアドレス７０及び７１によりメモリ
セルアレイ７８及び７９内の選択されるワードデータは
図１０に示すようになる。図１０からも判るように、ロ
ーデコーダ７３、７４に与えられるアドレスＲＲａ１、
ＲＲａ０及びＲＣａ３、ＲＣａ２により、メモリセルア
レイ７８及び７９内のカラム方向に連続する矩形領域デ
ータが選択される。つまり、図７に示す例においては、
同図（ａ）に示す画像データに対する６０、６１の領域
のアクセス時には、メモリ上においては、２分割された
メモリセルアレイ７８及び７９内のデータＡ１（１）〜
Ａ４（１）とＢ１（１）〜Ｂ４（１）とが同時にアクセ
スされることになる。
コーダ７３及び７４に与えられるアドレス７０及び７１
と、この与えられるアドレス７０及び７１によりメモリ
セルアレイ７８及び７９内の選択されるワードデータは
図１０に示すようになる。図１０からも判るように、ロ
ーデコーダ７３、７４に与えられるアドレスＲＲａ１、
ＲＲａ０及びＲＣａ３、ＲＣａ２により、メモリセルア
レイ７８及び７９内のカラム方向に連続する矩形領域デ
ータが選択される。つまり、図７に示す例においては、
同図（ａ）に示す画像データに対する６０、６１の領域
のアクセス時には、メモリ上においては、２分割された
メモリセルアレイ７８及び７９内のデータＡ１（１）〜
Ａ４（１）とＢ１（１）〜Ｂ４（１）とが同時にアクセ
スされることになる。
【００７４】図９において、８１及び８０は、各々、メ
モリセルアレイ７８及び７９のビット線データを増幅す
る第１及び第２のセンスアンプ、７５、７７は各々メモ
リセルアレイ７８及び７９のビット線を選択的にデータ
バス８４及び８５に接続するための第１及び第２のカラ
ムセレクトゲート、７６は矩形領域内アドレスＴＲａ
１、ＴＲａ０及びＴＣａ１、ＴＣａ０が与えられ、カラ
ムセレクトゲート７５及び７７へ共通の選択信号を与え
るカラムデコーダである。
モリセルアレイ７８及び７９のビット線データを増幅す
る第１及び第２のセンスアンプ、７５、７７は各々メモ
リセルアレイ７８及び７９のビット線を選択的にデータ
バス８４及び８５に接続するための第１及び第２のカラ
ムセレクトゲート、７６は矩形領域内アドレスＴＲａ
１、ＴＲａ０及びＴＣａ１、ＴＣａ０が与えられ、カラ
ムセレクトゲート７５及び７７へ共通の選択信号を与え
るカラムデコーダである。
【００７５】このような構成とすることにより、矩形領
域アドレスＲＲａ１、ＲＲａ０及びＲＣａ３、ＲＣａ２
によって選択されたメモリセルアレイ７８及び７９内の
２つの矩形領域データに対して、矩形領域内アドレスＴ
Ｒａ１、ＴＲａ０及びＴＣａ１、ＴＣａ０により指定さ
れた２つの矩形領域データの同じ位置の画素データがカ
ラムセレクトゲート７５及び７７により選択され、デー
タバス８４及び８５に接続されることになる。
域アドレスＲＲａ１、ＲＲａ０及びＲＣａ３、ＲＣａ２
によって選択されたメモリセルアレイ７８及び７９内の
２つの矩形領域データに対して、矩形領域内アドレスＴ
Ｒａ１、ＴＲａ０及びＴＣａ１、ＴＣａ０により指定さ
れた２つの矩形領域データの同じ位置の画素データがカ
ラムセレクトゲート７５及び７７により選択され、デー
タバス８４及び８５に接続されることになる。
【００７６】選択制御信号発生回路（選択制御信号発生
手段）８３は、カラムデコーダ７６及びデータセレクタ
７５、７７により選択された２つの矩形領域データの何
れか一方を選択するよう制御するための信号を発生する
回路であり、制御信号出力Ｄｓｅｌにより、マルチプレ
クサ（データ選択手段）８２を制御して、データバス８
４又は８５の何れか一方を選択してランダムデータＩ／
Ｏラインに接続する。
手段）８３は、カラムデコーダ７６及びデータセレクタ
７５、７７により選択された２つの矩形領域データの何
れか一方を選択するよう制御するための信号を発生する
回路であり、制御信号出力Ｄｓｅｌにより、マルチプレ
クサ（データ選択手段）８２を制御して、データバス８
４又は８５の何れか一方を選択してランダムデータＩ／
Ｏラインに接続する。
【００７７】選択制御信号発生回路８３の具体回路例を
図１１（ａ）に示す。
図１１（ａ）に示す。
【００７８】同図の選択制御信号発生回路８３は、矩形
領域の水平画素位置指定用のアドレスＲＣａ１及びＲＣ
ａ０のデコードを行う２個のインバータ９２及び４個の
ＡＮＤゲート９３より成るデコード回路９８と、矩形領
域内のカラムアドレス指定用のアドレスＴＣａ１、ＴＣ
ａ０のデコードを行う２個のインバータ９０及び３個の
ＡＮＤゲート９１より成るデコード回路９９と、これら
のデコード回路９８、９９の出力の組み合わせ論理を生
成する３個のＯＲゲート９４、９６及び３個のＡＮＤゲ
ート９５と、この組み合わせ論理の出力をアドレスＲＣ
ａ２により制御するＥＸＯＲゲート９７より構成されて
いる。
領域の水平画素位置指定用のアドレスＲＣａ１及びＲＣ
ａ０のデコードを行う２個のインバータ９２及び４個の
ＡＮＤゲート９３より成るデコード回路９８と、矩形領
域内のカラムアドレス指定用のアドレスＴＣａ１、ＴＣ
ａ０のデコードを行う２個のインバータ９０及び３個の
ＡＮＤゲート９１より成るデコード回路９９と、これら
のデコード回路９８、９９の出力の組み合わせ論理を生
成する３個のＯＲゲート９４、９６及び３個のＡＮＤゲ
ート９５と、この組み合わせ論理の出力をアドレスＲＣ
ａ２により制御するＥＸＯＲゲート９７より構成されて
いる。
【００７９】図１１（ａ）に示す回路により、出力Ｄｓ
ｅｌは入力アドレスに応じて同図（ｂ）の表に示すよう
になる。この出力信号ＤｓｅｌがＨの場合にはデータバ
ス８４を、Ｌの場合にはデータバス８５を選択するよう
マルチプレクサ８２を切り換えることにより、アドレス
に応じて図７（ｂ）に示すデータＡ１（１）〜Ａ４
（１）とデータＢ１（１）〜Ｂ４（１）の何れかを選択
してランダムデータＩ／Ｏラインに出力することがで
き、図７（ａ）に示す画像データの６１、６１の領域を
メモリのページモードで高速にアクセスすることが可能
となる。
ｅｌは入力アドレスに応じて同図（ｂ）の表に示すよう
になる。この出力信号ＤｓｅｌがＨの場合にはデータバ
ス８４を、Ｌの場合にはデータバス８５を選択するよう
マルチプレクサ８２を切り換えることにより、アドレス
に応じて図７（ｂ）に示すデータＡ１（１）〜Ａ４
（１）とデータＢ１（１）〜Ｂ４（１）の何れかを選択
してランダムデータＩ／Ｏラインに出力することがで
き、図７（ａ）に示す画像データの６１、６１の領域を
メモリのページモードで高速にアクセスすることが可能
となる。
【００８０】尚、本関連技術は、矩形領域内の複数のデ
ータを半導体メモリのメモリセルアレイのライン方向に
配置された複数のメモリセルに記憶する場合の問題を解
決するものであるので、前記第１の実施例で説明した斜
めワード線を有する半導体メモリに対して本関連技術の
構成を適用する場合の他、前記斜めワード線を有しない
通常の半導体メモリに対して本関連技術の構成を適用し
てもよいのは勿論である。 （本発明の第２の関連技術） 以上説明したように、図９に示す構成とすることによっ
て水平方向の任意の画素位置から開始する矩形領域のデ
ータをメモリの高速ページモードでアクセス可能とな
り、水平ライン描画による図形の塗りつぶしなどを行う
グラフィックスシステムの性能向上に有効である。
ータを半導体メモリのメモリセルアレイのライン方向に
配置された複数のメモリセルに記憶する場合の問題を解
決するものであるので、前記第１の実施例で説明した斜
めワード線を有する半導体メモリに対して本関連技術の
構成を適用する場合の他、前記斜めワード線を有しない
通常の半導体メモリに対して本関連技術の構成を適用し
てもよいのは勿論である。 （本発明の第２の関連技術） 以上説明したように、図９に示す構成とすることによっ
て水平方向の任意の画素位置から開始する矩形領域のデ
ータをメモリの高速ページモードでアクセス可能とな
り、水平ライン描画による図形の塗りつぶしなどを行う
グラフィックスシステムの性能向上に有効である。
【００８１】しかしながら、グラフィックスシステムや
画像処理システムにおいては、ライン（行）方向におい
ても任意の位置での画像データに対する処理が多い。こ
の場合について説明すると、前記図４（ａ）及び（ｂ）
に示すように分割された矩形領域でメモリにマッピング
された画像データにおいて、図１２（ａ）で示す４つの
矩形領域にかかる斜線領域１１０、１１１、１１２及び
１１３の画像データは、図１２（ｂ）に示すメモリ上で
はメモリセル１１４、１１５、１１６及び１１７に記憶
されることになる。このため、図１２（ａ）の１１０、
１１１、１１２及び１１３で示す矩形領域データは、図
９に示す構成のメモリにおいてもページモードではアク
セスできなくなり、ランダムポートを介して画像処理を
行う場合には、画像データでの図１２（ａ）に示す１１
０及び１１１と１１２及び１１３の境界が変わる度にメ
モリでのローアドレスを切り換えるか、画像処理領域を
１１０及び１１１と１１２及び１１３に分け４回に分割
して処理を行う等の手法が必要となり、矩形領域アクセ
スでの処理速度の高速化を阻む要因となる。
画像処理システムにおいては、ライン（行）方向におい
ても任意の位置での画像データに対する処理が多い。こ
の場合について説明すると、前記図４（ａ）及び（ｂ）
に示すように分割された矩形領域でメモリにマッピング
された画像データにおいて、図１２（ａ）で示す４つの
矩形領域にかかる斜線領域１１０、１１１、１１２及び
１１３の画像データは、図１２（ｂ）に示すメモリ上で
はメモリセル１１４、１１５、１１６及び１１７に記憶
されることになる。このため、図１２（ａ）の１１０、
１１１、１１２及び１１３で示す矩形領域データは、図
９に示す構成のメモリにおいてもページモードではアク
セスできなくなり、ランダムポートを介して画像処理を
行う場合には、画像データでの図１２（ａ）に示す１１
０及び１１１と１１２及び１１３の境界が変わる度にメ
モリでのローアドレスを切り換えるか、画像処理領域を
１１０及び１１１と１１２及び１１３に分け４回に分割
して処理を行う等の手法が必要となり、矩形領域アクセ
スでの処理速度の高速化を阻む要因となる。
【００８２】本関連技術では、水平方向及びライン方向
において任意の位置から開始する矩形領域データを高速
にアクセスできて、性能向上に極めて有効な構成を提案
している。
において任意の位置から開始する矩形領域データを高速
にアクセスできて、性能向上に極めて有効な構成を提案
している。
【００８３】以下に、水平方向及びライン方向での任意
の位置から開始する矩形領域データを高速にアクセスす
るメモリ構成について説明する。
の位置から開始する矩形領域データを高速にアクセスす
るメモリ構成について説明する。
【００８４】図１３に任意の水平方向の画素位置での矩
形領域アクセスを行う場合の画像データ（同図（ａ））
に対する画像アドレス（同図（ｂ））を示す。
形領域アクセスを行う場合の画像データ（同図（ａ））
に対する画像アドレス（同図（ｂ））を示す。
【００８５】図１３（ａ）に示すように、１６×１６画
素で構成される画像データを４×４の大きさの矩形領域
でアクセスし且つ、矩形領域を水平方向及びライン方向
での任意の位置から開始するよう指定するためには、同
図（ｂ）に示すように、矩形領域アドレスとしてライン
方向に４ビット（ＲＲａ３〜ＲＲａ０）と、水平方向に
４ビット（ＲＣａ３〜ＲＣａ０）とが必要であり、矩形
領域内の画素指定を行うために、ライン方向に２ビット
（ＴＲａ１、ＴＲａ０）、水平方向に２ビット（ＴＣａ
１、ＴＣａ０）が必要となる。
素で構成される画像データを４×４の大きさの矩形領域
でアクセスし且つ、矩形領域を水平方向及びライン方向
での任意の位置から開始するよう指定するためには、同
図（ｂ）に示すように、矩形領域アドレスとしてライン
方向に４ビット（ＲＲａ３〜ＲＲａ０）と、水平方向に
４ビット（ＲＣａ３〜ＲＣａ０）とが必要であり、矩形
領域内の画素指定を行うために、ライン方向に２ビット
（ＴＲａ１、ＴＲａ０）、水平方向に２ビット（ＴＣａ
１、ＴＣａ０）が必要となる。
【００８６】図１３（ｂ）に示す画像アドレスを受け
て、水平方向及びライン方向での任意の位置から開始す
る矩形領域データの高速アクセスを実現するメモリ構成
を図１４に示す。
て、水平方向及びライン方向での任意の位置から開始す
る矩形領域データの高速アクセスを実現するメモリ構成
を図１４に示す。
【００８７】図１４において、１２９、１２８、１３７
及び１３６は図４（ｂ）に示すメモリセルアレイを４分
割したメモリセルアレイ（第１アレイ部、第２アレイ
部、第３アレイ部及び第４アレイ部）であり、各々のメ
モリセルアレイは、同図に示すような矩形領域データを
記憶する。
及び１３６は図４（ｂ）に示すメモリセルアレイを４分
割したメモリセルアレイ（第１アレイ部、第２アレイ
部、第３アレイ部及び第４アレイ部）であり、各々のメ
モリセルアレイは、同図に示すような矩形領域データを
記憶する。
【００８８】１２４は第１のローデコーダ、１２３は第
２のローデコーダ、１３９は第３のローデコーダ、１３
８は第４のローデコーダであり、第１のローデコーダ１
２４には、ＯＲゲート１５０によるアドレスＲＲａ３と
アドレスＲＲａ２との論理和出力、及びアドレスＲＣａ
３が入力され、第２のローデコーダ１２３には、加算回
路（第１のアドレス演算手段）１２２により、前記第１
のローデコーダ１２４へのアドレスにアドレスＲＣａ２
を加算したアドレスが入力され、各々、メモリセルアレ
イ１２９及び１２８のワード線を選択する信号を発生す
る。
２のローデコーダ、１３９は第３のローデコーダ、１３
８は第４のローデコーダであり、第１のローデコーダ１
２４には、ＯＲゲート１５０によるアドレスＲＲａ３と
アドレスＲＲａ２との論理和出力、及びアドレスＲＣａ
３が入力され、第２のローデコーダ１２３には、加算回
路（第１のアドレス演算手段）１２２により、前記第１
のローデコーダ１２４へのアドレスにアドレスＲＣａ２
を加算したアドレスが入力され、各々、メモリセルアレ
イ１２９及び１２８のワード線を選択する信号を発生す
る。
【００８９】また、第３のローデコーダ１３９には、ア
ドレスＲＲａ３及びＲＣａ３が入力され、第４のローデ
コーダ１３８には、加算回路（第２のアドレス演算手
段）１４９により、前記第３のローデコーダ１３９への
アドレスにアドレスＲＣａ２を加算したアドレスが入力
され、各々、メモリセルアレイ１３７及び１３６のワー
ド線を選択する信号を発生する。
ドレスＲＲａ３及びＲＣａ３が入力され、第４のローデ
コーダ１３８には、加算回路（第２のアドレス演算手
段）１４９により、前記第３のローデコーダ１３９への
アドレスにアドレスＲＣａ２を加算したアドレスが入力
され、各々、メモリセルアレイ１３７及び１３６のワー
ド線を選択する信号を発生する。
【００９０】このような構成とすることにより、第１〜
第４のローデコーダ１２３、１２４、１３８及び１３９
に与えられるアドレス１２１、１２０、１４８及び１４
９と、この与えられるアドレス１２１、１２０、１４８
及び１４９によりメモリセルアレイ１２８、１２９、１
３６及び１３７内の選択されるワードデータは図１５に
示すようになる。図１５からも判るように、ローデコー
ダ１２３、１２４、１３８及び１３９に与えられるアド
レスＲＲａ３、ＲＲａ２及びＲＣａ３、ＲＣａ２によ
り、メモリセルアレイ１２８、１２９、１３６及び１３
７内の水平方向及びライン方向に連続する矩形領域デー
タが選択される。つまり、図１２に示す例においては、
同図（ａ）に示す画像データに対する１１０、１１１、
１１２、１１３の領域のアクセス時には、メモリ上にお
いては、４分割されたメモリセルアレイ１２８、１２
９、１３６及び１３７内のデータＡ１（１）〜Ａ４
（１）、Ｂ１（１）〜Ｂ４（１）、Ａ１（２）〜Ａ４
（２）、Ｂ１（２）〜Ｂ４（２）が同時にアクセスされ
ることになる。
第４のローデコーダ１２３、１２４、１３８及び１３９
に与えられるアドレス１２１、１２０、１４８及び１４
９と、この与えられるアドレス１２１、１２０、１４８
及び１４９によりメモリセルアレイ１２８、１２９、１
３６及び１３７内の選択されるワードデータは図１５に
示すようになる。図１５からも判るように、ローデコー
ダ１２３、１２４、１３８及び１３９に与えられるアド
レスＲＲａ３、ＲＲａ２及びＲＣａ３、ＲＣａ２によ
り、メモリセルアレイ１２８、１２９、１３６及び１３
７内の水平方向及びライン方向に連続する矩形領域デー
タが選択される。つまり、図１２に示す例においては、
同図（ａ）に示す画像データに対する１１０、１１１、
１１２、１１３の領域のアクセス時には、メモリ上にお
いては、４分割されたメモリセルアレイ１２８、１２
９、１３６及び１３７内のデータＡ１（１）〜Ａ４
（１）、Ｂ１（１）〜Ｂ４（１）、Ａ１（２）〜Ａ４
（２）、Ｂ１（２）〜Ｂ４（２）が同時にアクセスされ
ることになる。
【００９１】また、図１４において、１３１、１３０、
１４４及び１４３は、各々、メモリセルアレイ１２８、
１２９、１３６及び１３７のビット線データを増幅する
第１、第２、第３及び第４のセンスアンプ、１２７、１
２５、１４２及び１４０は、各々、メモリセルアレイ１
２８、１２９、１３６及び１３７のビット線を後述する
カラムデコーダ１２６及び１４１からの信号に応じて選
択的にデータバス１３４、１３５、１４５及び１４６に
接続するための第１、第２、第３及び第４のカラムセレ
クトゲートである。更に、１２６及び１４１は、共通の
矩形領域内アドレスＴＲａ１、ＴＲａ０及びＴＣａ１、
ＴＣａ０が与えられ、前記カラムセレクトゲート１２
５、１２７、１４０及び１４２へ共通の選択信号を与え
る第１及び第２のカラムデコーダである。
１４４及び１４３は、各々、メモリセルアレイ１２８、
１２９、１３６及び１３７のビット線データを増幅する
第１、第２、第３及び第４のセンスアンプ、１２７、１
２５、１４２及び１４０は、各々、メモリセルアレイ１
２８、１２９、１３６及び１３７のビット線を後述する
カラムデコーダ１２６及び１４１からの信号に応じて選
択的にデータバス１３４、１３５、１４５及び１４６に
接続するための第１、第２、第３及び第４のカラムセレ
クトゲートである。更に、１２６及び１４１は、共通の
矩形領域内アドレスＴＲａ１、ＴＲａ０及びＴＣａ１、
ＴＣａ０が与えられ、前記カラムセレクトゲート１２
５、１２７、１４０及び１４２へ共通の選択信号を与え
る第１及び第２のカラムデコーダである。
【００９２】このような構成とすることにより、アドレ
スＲＲａ３、ＲＲａ２及びＲＣａ３、ＲＣａ２によって
選択されたメモリセルアレイ１２８、１２９、１３６及
び１３７内の４つの矩形領域データに対して、矩形領域
内アドレスＴＲａ１、ＴＲａ０及びＴＣａ１、ＴＣａ０
により指定された４つの矩形領域データの同じ位置の画
素データが、カラムセレクトゲート１２５、１２７、１
４０及び１４２により選択されて、データバス１３４、
１３５、１４５及び１４６に接続されることになる。
スＲＲａ３、ＲＲａ２及びＲＣａ３、ＲＣａ２によって
選択されたメモリセルアレイ１２８、１２９、１３６及
び１３７内の４つの矩形領域データに対して、矩形領域
内アドレスＴＲａ１、ＴＲａ０及びＴＣａ１、ＴＣａ０
により指定された４つの矩形領域データの同じ位置の画
素データが、カラムセレクトゲート１２５、１２７、１
４０及び１４２により選択されて、データバス１３４、
１３５、１４５及び１４６に接続されることになる。
【００９３】選択制御信号発生回路（選択制御信号発生
手段）１３３は、カラムデコーダ１２６及び１４１とカ
ラムセレクトゲート１２５、１２７、１４０及び１４２
により選択された４つの矩形領域データの何れか１つを
選択するよう制御するための回路であり、制御信号出力
Ｄｓｅｌによりマルチプレクサ（データ選択手段）１３
２を制御して、データバス１３４、１３５、１４５又は
１４６の何れか一つを選択して、ランダムデータＩ／Ｏ
ラインに接続する。
手段）１３３は、カラムデコーダ１２６及び１４１とカ
ラムセレクトゲート１２５、１２７、１４０及び１４２
により選択された４つの矩形領域データの何れか１つを
選択するよう制御するための回路であり、制御信号出力
Ｄｓｅｌによりマルチプレクサ（データ選択手段）１３
２を制御して、データバス１３４、１３５、１４５又は
１４６の何れか一つを選択して、ランダムデータＩ／Ｏ
ラインに接続する。
【００９４】前記選択制御信号発生回路１３３及びマル
チプレクサ１３２の具体回路例を図１６に示す。
チプレクサ１３２の具体回路例を図１６に示す。
【００９５】同図において、選択制御信号発生回路１３
３は、矩形領域のライン位置指定用のアドレスＲＲａ１
及びＲＲａ０のデコードを行う２個のインバータ１５２
及び４個のＡＮＤゲート１５３より成るデコード回路１
７０と、矩形領域内のラインアドレス指定用のアドレス
ＴＲａ１、ＴＲａ０のデコードを行う２個のインバータ
１５０及び３個のＡＮＤゲート１５１より成るデコード
回路１７１と、これらのデコード回路１７０、１７１の
出力の組み合わせ論理を生成する３個のＯＲゲート１５
４、１５６及び３個のＡＮＤゲート１５５、この組み合
わせ論理の出力をアドレスＲＲａ２で制御するＥＸＯＲ
ゲート１５７及びインバータ１５８より成り、選択信号
Ｓｅｌ１及びＳｅｌ２を出力する選択信号生成回路１７
２と、矩形領域の水平画素位置指定用のアドレスＲＣａ
１及びＲＣａ０のデコードを行う２個のインバータ１６
２及び４個のＡＮＤゲート１６３より成るデコード回路
１７３と、矩形領域内の水平画素アドレス指定用のアド
レスＴＣａ１、ＴＣａ０のデコードを行う２個のインバ
ータ１６０及び３個のＡＮＤゲート１６１より成るデコ
ード回路１７４と、これらのデコード回路１７３、１７
４の出力の組み合わせ論理を生成する３個のＯＲゲート
１６４、１６６及び３個のＡＮＤゲート１６５、この組
み合わせ論理の出力をアドレスＲＣａ２で制御するＥＸ
ＯＲゲート１６７及びインバータ１６８より成り、選択
信号Ｓｅｌ３及びＳｅｌ４を出力する選択信号生成回路
１７５と、これ等の選択信号Ｓｅｌ１〜４を組み合わせ
る４個のＡＮＤゲート１７０、１７１、１７２及び１７
３より成る組合せ回路１７６より構成されている。
３は、矩形領域のライン位置指定用のアドレスＲＲａ１
及びＲＲａ０のデコードを行う２個のインバータ１５２
及び４個のＡＮＤゲート１５３より成るデコード回路１
７０と、矩形領域内のラインアドレス指定用のアドレス
ＴＲａ１、ＴＲａ０のデコードを行う２個のインバータ
１５０及び３個のＡＮＤゲート１５１より成るデコード
回路１７１と、これらのデコード回路１７０、１７１の
出力の組み合わせ論理を生成する３個のＯＲゲート１５
４、１５６及び３個のＡＮＤゲート１５５、この組み合
わせ論理の出力をアドレスＲＲａ２で制御するＥＸＯＲ
ゲート１５７及びインバータ１５８より成り、選択信号
Ｓｅｌ１及びＳｅｌ２を出力する選択信号生成回路１７
２と、矩形領域の水平画素位置指定用のアドレスＲＣａ
１及びＲＣａ０のデコードを行う２個のインバータ１６
２及び４個のＡＮＤゲート１６３より成るデコード回路
１７３と、矩形領域内の水平画素アドレス指定用のアド
レスＴＣａ１、ＴＣａ０のデコードを行う２個のインバ
ータ１６０及び３個のＡＮＤゲート１６１より成るデコ
ード回路１７４と、これらのデコード回路１７３、１７
４の出力の組み合わせ論理を生成する３個のＯＲゲート
１６４、１６６及び３個のＡＮＤゲート１６５、この組
み合わせ論理の出力をアドレスＲＣａ２で制御するＥＸ
ＯＲゲート１６７及びインバータ１６８より成り、選択
信号Ｓｅｌ３及びＳｅｌ４を出力する選択信号生成回路
１７５と、これ等の選択信号Ｓｅｌ１〜４を組み合わせ
る４個のＡＮＤゲート１７０、１７１、１７２及び１７
３より成る組合せ回路１７６より構成されている。
【００９６】図１６に示す回路により、選択信号Ｓｅｌ
１〜４の値は、入力アドレスに応じて図１７に示すよう
になる。
１〜４の値は、入力アドレスに応じて図１７に示すよう
になる。
【００９７】図１６において、マルチプレクサ１３２
は、データバス１３４、１３５、１４５又は１４６の何
れか１つを選択しランダムデータＩ／Ｏラインに接続す
るトランスファゲート１７４、１７５、１７６及び１７
７より構成される。
は、データバス１３４、１３５、１４５又は１４６の何
れか１つを選択しランダムデータＩ／Ｏラインに接続す
るトランスファゲート１７４、１７５、１７６及び１７
７より構成される。
【００９８】図１７に示す入力アドレスに応じた選択信
号Ｓｅｌ１〜４を組合せ回路１７６のＡＮＤゲート１７
０、１７１、１７２及び１７３により組み合わせた選択
制御信号発生回路１３３の出力Ｄｓｅｌ１〜４でマルチ
プレクサ１３２を切り換えることにより、入力アドレス
に応じて図１２（ｂ）に示すデータＡ１（１）〜Ａ４
（１）、Ａ（２）〜Ａ４（２）、Ｂ１（１）〜Ｂ４
（１）又はＢ１（２）〜Ｂ４（２）の何れか１つを選択
して、ランダムデータＩ／Ｏラインに出力することがで
き、よって、図１２（ａ）に示す画像データの１１０、
１１１、１１２及び１１３の領域をメモリのページモー
ドで高速にアクセスすることが可能となる。
号Ｓｅｌ１〜４を組合せ回路１７６のＡＮＤゲート１７
０、１７１、１７２及び１７３により組み合わせた選択
制御信号発生回路１３３の出力Ｄｓｅｌ１〜４でマルチ
プレクサ１３２を切り換えることにより、入力アドレス
に応じて図１２（ｂ）に示すデータＡ１（１）〜Ａ４
（１）、Ａ（２）〜Ａ４（２）、Ｂ１（１）〜Ｂ４
（１）又はＢ１（２）〜Ｂ４（２）の何れか１つを選択
して、ランダムデータＩ／Ｏラインに出力することがで
き、よって、図１２（ａ）に示す画像データの１１０、
１１１、１１２及び１１３の領域をメモリのページモー
ドで高速にアクセスすることが可能となる。
【００９９】このように、図１４に示す構成により、水
平方向及びライン方向の任意の画素位置から開始する矩
形領域データをメモリの高速ページモードでアクセス可
能となる。
平方向及びライン方向の任意の画素位置から開始する矩
形領域データをメモリの高速ページモードでアクセス可
能となる。
【０１００】尚、本第２の関連技術は、前記第１の関連
技術と同様に、矩形領域内の複数のデータを半導体メモ
リのメモリセルアレイのライン方向に配置された複数の
メモリセルに記憶する場合の問題を解決するものである
ので、前記第１の実施例で説明した斜めワード線を有す
る半導体メモリに対して本関連技術の構成を適用する場
合の他、前記斜めワード線を有しない通常の半導体メモ
リに対して本関連技術の構成を適用してもよいのは勿論
である。 （第４の実施例） 以上述べてきたように、本発明の半導体メモリによれ
ば、画像データを記憶するビデオメモリにおいて、画像
の矩形領域データ又はラインデータを選択し、選択した
複数のデータを複数のビット線上に同時に読み出すこと
ができるので、本実施例では、このビット線上のデータ
を並列に処理する演算装置を半導体メモリと同一チップ
上に設けて、高速な画像プロセッサを実現するものであ
る。
技術と同様に、矩形領域内の複数のデータを半導体メモ
リのメモリセルアレイのライン方向に配置された複数の
メモリセルに記憶する場合の問題を解決するものである
ので、前記第１の実施例で説明した斜めワード線を有す
る半導体メモリに対して本関連技術の構成を適用する場
合の他、前記斜めワード線を有しない通常の半導体メモ
リに対して本関連技術の構成を適用してもよいのは勿論
である。 （第４の実施例） 以上述べてきたように、本発明の半導体メモリによれ
ば、画像データを記憶するビデオメモリにおいて、画像
の矩形領域データ又はラインデータを選択し、選択した
複数のデータを複数のビット線上に同時に読み出すこと
ができるので、本実施例では、このビット線上のデータ
を並列に処理する演算装置を半導体メモリと同一チップ
上に設けて、高速な画像プロセッサを実現するものであ
る。
【０１０１】図１８は本実施例における画像プロセッサ
の構成例を示すものである。
の構成例を示すものである。
【０１０２】同図において、１９は図１に示すランダム
アクセスメモリ（ＲＡＭ）、２００はＲＡＭ１９のビッ
ト線ＢＬ０（１）、／ＢＬ０（１）〜ＢＬｎ（ｍ）、／
ＢＬｎ（ｍ）が接続される画像処理部である。
アクセスメモリ（ＲＡＭ）、２００はＲＡＭ１９のビッ
ト線ＢＬ０（１）、／ＢＬ０（１）〜ＢＬｎ（ｍ）、／
ＢＬｎ（ｍ）が接続される画像処理部である。
【０１０３】図１９（ａ）に前記画像処理部２００の構
成例を示す。同図において、２０１はビット線ＢＬ０
（１）、／ＢＬ０（１）〜ＢＬｎ（ｍ）、／ＢＬｎ
（ｍ）と同数のレジスタから成るラインレジスタ２０７
を複数段備えたレジスタファイル、２０２は演算部であ
って、前記レジスタファイル２０１は、ＲＡＭ１９のビ
ット線ＢＬ０（１）、／ＢＬ０（１）〜ＢＬｎ（ｍ）、
／ＢＬｎ（ｍ）からのデータや、シリアルデータ入力か
らのデータ、及び演算部２０２での演算結果を記憶する
ためのものである。
成例を示す。同図において、２０１はビット線ＢＬ０
（１）、／ＢＬ０（１）〜ＢＬｎ（ｍ）、／ＢＬｎ
（ｍ）と同数のレジスタから成るラインレジスタ２０７
を複数段備えたレジスタファイル、２０２は演算部であ
って、前記レジスタファイル２０１は、ＲＡＭ１９のビ
ット線ＢＬ０（１）、／ＢＬ０（１）〜ＢＬｎ（ｍ）、
／ＢＬｎ（ｍ）からのデータや、シリアルデータ入力か
らのデータ、及び演算部２０２での演算結果を記憶する
ためのものである。
【０１０４】前記演算部２０２は、ラインレジスタ２０
７内のレジスタと同数の演算ユニットＰＥを備えてお
り、各演算ユニットＰＥは、図１９（ｂ）に示すよう
に、ＡＬＵ２０４、シフタ２０５、及びこれ等ＡＬＵ２
０４、シフタ２０５の入力信号を選択するマルチプレク
サ２０６より構成される。前記ＡＬＵ２０４及びシフタ
２０５は、同一行又は上位若しくは下位のレジスタから
の出力、又は下位の演算ユニットＰＥの出力を受けて演
算を行い、その演算結果をレジスタ又は上位の演算ユニ
ットＰＥに出力する。
７内のレジスタと同数の演算ユニットＰＥを備えてお
り、各演算ユニットＰＥは、図１９（ｂ）に示すよう
に、ＡＬＵ２０４、シフタ２０５、及びこれ等ＡＬＵ２
０４、シフタ２０５の入力信号を選択するマルチプレク
サ２０６より構成される。前記ＡＬＵ２０４及びシフタ
２０５は、同一行又は上位若しくは下位のレジスタから
の出力、又は下位の演算ユニットＰＥの出力を受けて演
算を行い、その演算結果をレジスタ又は上位の演算ユニ
ットＰＥに出力する。
【０１０５】画像処理の例として、画像認識の前処理に
用いられる画像のノイズ除去や強調がある。このノイズ
除去や強調のための画像処理は、図２２に示す局所空間
積和演算処理より実行される。局所空間積和演算処理
は、３×３＝９画素等の局所領域での処理であり、この
３×３画素の処理においては、局所空間積和演算は以下
の式により実行される。
用いられる画像のノイズ除去や強調がある。このノイズ
除去や強調のための画像処理は、図２２に示す局所空間
積和演算処理より実行される。局所空間積和演算処理
は、３×３＝９画素等の局所領域での処理であり、この
３×３画素の処理においては、局所空間積和演算は以下
の式により実行される。
【０１０６】 つまり、処理画素ｇ（ｘ、ｙ）は、該当する入力画像で
の画素データｆ（ｘ、ｙ）およびその周囲の８画素デー
タと、重み係数Ｗとの積和により得られ、この処理を画
像データ内の全ての画素に対して行うことにより、処理
画像Ｇが得られる。ここで、重み係数Ｗを図２２（ｄ）
の重み係数例１に示す積分係数とすれば、ノイズ除去等
の平滑化処理を実行することができ、同図（ｅ）の重み
係数例２に示す微分係数とすれば、エッジ検出等の強調
処理を行うことができる。図２３は、重み係数Ｗとし
て、同図（ｅ）の重み係数例２に示す微分係数を用いて
エッジ検出を行う場合の画像処理部２００での処理過程
を示す。
の画素データｆ（ｘ、ｙ）およびその周囲の８画素デー
タと、重み係数Ｗとの積和により得られ、この処理を画
像データ内の全ての画素に対して行うことにより、処理
画像Ｇが得られる。ここで、重み係数Ｗを図２２（ｄ）
の重み係数例１に示す積分係数とすれば、ノイズ除去等
の平滑化処理を実行することができ、同図（ｅ）の重み
係数例２に示す微分係数とすれば、エッジ検出等の強調
処理を行うことができる。図２３は、重み係数Ｗとし
て、同図（ｅ）の重み係数例２に示す微分係数を用いて
エッジ検出を行う場合の画像処理部２００での処理過程
を示す。
【０１０７】ＲＡＭ１９には、処理対象となる画像デー
タが入力されている。ＲＡＭ１９のラインデータを選択
して、順次転送動作により、処理対象となるラインｙ及
び上下のラインであるｙ−１及びｙ＋１の画像データを
ラインレジスタＬＲ１〜３に転送する。
タが入力されている。ＲＡＭ１９のラインデータを選択
して、順次転送動作により、処理対象となるラインｙ及
び上下のラインであるｙ−１及びｙ＋１の画像データを
ラインレジスタＬＲ１〜３に転送する。
【０１０８】ラインレジスタＬＲ４、ＬＲ５には、各
々、重み係数を記憶しておく。ここで、用いる係数Ｗの
値は（−１）及び（８）の２種類であるので、ラインレ
ジスタＬＲ４には全ての列に（−１）を、ラインレジス
タＬＲ５には全ての列に（８）を記憶しておく。この重
み係数Ｗは、処理期間中は固定の値であるので、予め、
画像処理部２００のシリアルデータ入力端子からライン
レジスタＬＲ４、ＬＲ５に入力する。
々、重み係数を記憶しておく。ここで、用いる係数Ｗの
値は（−１）及び（８）の２種類であるので、ラインレ
ジスタＬＲ４には全ての列に（−１）を、ラインレジス
タＬＲ５には全ての列に（８）を記憶しておく。この重
み係数Ｗは、処理期間中は固定の値であるので、予め、
画像処理部２００のシリアルデータ入力端子からライン
レジスタＬＲ４、ＬＲ５に入力する。
【０１０９】ラインレジスタＬＲ６、ＬＲ７は、中間デ
ータを記憶するために用いており、ラインレジスタＬＲ
６には、ラインレジスタＬＲ１〜ＬＲ３の各列の画素デ
ータに、ラインレジスタＬＲ４の記憶内容である（−
１）を掛け合わせた値の合計をｕとして記憶する。
ータを記憶するために用いており、ラインレジスタＬＲ
６には、ラインレジスタＬＲ１〜ＬＲ３の各列の画素デ
ータに、ラインレジスタＬＲ４の記憶内容である（−
１）を掛け合わせた値の合計をｕとして記憶する。
【０１１０】ラインレジスタＬＲ７には、ラインレジス
タＬＲ１〜ＬＲ３の各列の画素データのうちラインレジ
スタＬＲ１及びＬＲ３のデータに、ラインレジスタＬＲ
４の記憶内容である（−１）を掛け合わせた値と、ライ
ンレジスタＬＲ２のデータに、ラインレジスタＬＲ５の
記憶内容である（８）を掛け合わせた値との合計をｖと
して記憶する。
タＬＲ１〜ＬＲ３の各列の画素データのうちラインレジ
スタＬＲ１及びＬＲ３のデータに、ラインレジスタＬＲ
４の記憶内容である（−１）を掛け合わせた値と、ライ
ンレジスタＬＲ２のデータに、ラインレジスタＬＲ５の
記憶内容である（８）を掛け合わせた値との合計をｖと
して記憶する。
【０１１１】以上のような演算は、同一列においてレジ
スタファイル２１０からのデータの読み出しと、演算ユ
ニットＰＥ内のＡＬＵ２０４又はシフタ２０５による演
算とを行い、その結果をレジスタファイル２１０に書き
込むことにより、容易に実行できる。
スタファイル２１０からのデータの読み出しと、演算ユ
ニットＰＥ内のＡＬＵ２０４又はシフタ２０５による演
算とを行い、その結果をレジスタファイル２１０に書き
込むことにより、容易に実行できる。
【０１１２】このようにして得られた２種の中間データ
ｕ及びｖを用いて、各演算ユニットＰＥ（ｘ）により、
同列の中間データｖ（ｘ）と、左右の中間データｕ（ｘ
−１）及びｕ（ｘ＋１）とを加算し、処理結果ｇ（ｘ、
ｙ）としてラインレジスタＬＲ８に書き込むことによ
り、ラインレジスタＬＲ８には、処理ラインｙでの全て
の画素における処理結果ｇが同時に計算されて、書き込
まれる。このような演算も、各演算ユニットＰＥがレジ
スタファイル２１０内の同一列のデータのみならず左右
の列データをも取り込むことができる構成となっている
ので、容易に実行できる。ラインレジスタＬＲ８に書き
込まれた演算結果ｇをシリアルデータ出力より順次読み
出すことにより、エッジ検出処理結果が出力される。
ｕ及びｖを用いて、各演算ユニットＰＥ（ｘ）により、
同列の中間データｖ（ｘ）と、左右の中間データｕ（ｘ
−１）及びｕ（ｘ＋１）とを加算し、処理結果ｇ（ｘ、
ｙ）としてラインレジスタＬＲ８に書き込むことによ
り、ラインレジスタＬＲ８には、処理ラインｙでの全て
の画素における処理結果ｇが同時に計算されて、書き込
まれる。このような演算も、各演算ユニットＰＥがレジ
スタファイル２１０内の同一列のデータのみならず左右
の列データをも取り込むことができる構成となっている
ので、容易に実行できる。ラインレジスタＬＲ８に書き
込まれた演算結果ｇをシリアルデータ出力より順次読み
出すことにより、エッジ検出処理結果が出力される。
【０１１３】図２２に示す局所空間積和演算処理は、注
目画素を中心とする３×３のような小さな矩形領域画素
データ内で処理を行い、全画面内の全ての画素を注目画
素として演算することにより処理画像を得るものである
ので、ＲＡＭ１９からラインデータを読み出してレジス
タファイル２１０に転送することを繰返して、レジスタ
ファイル２１０内に３ラインのデータを記憶した後、処
理を行えば、１ラインの画像処理を並列に実行できるの
で、高速な画像処理が実現できる。
目画素を中心とする３×３のような小さな矩形領域画素
データ内で処理を行い、全画面内の全ての画素を注目画
素として演算することにより処理画像を得るものである
ので、ＲＡＭ１９からラインデータを読み出してレジス
タファイル２１０に転送することを繰返して、レジスタ
ファイル２１０内に３ラインのデータを記憶した後、処
理を行えば、１ラインの画像処理を並列に実行できるの
で、高速な画像処理が実現できる。
【０１１４】画像処理においては、前述の局所空間積和
演算処理以外にも多くの処理が要求され、例えばデータ
圧縮のためのＤＣＴ（Discrete Cosine Transfer）処理
においては、８×８の画素データに対して図２２での処
理と同様に、係数との積和演算を行う。但し、ＤＣＴ処
理は、局所空間積和演算処理とは異なり、固定位置で分
割された８×８の矩形領域画像データ毎での積和演算処
理であり、矩形領域内の６４画素データ各々に対して６
４個の係数との積和演算を行い、６４個のＤＣＴ演算デ
ータを出力する。ここで、用いる係数は全て値の異なる
ものであり、前述の局所空間積和演算処理と同様の処理
方式を用いるには膨大な数のラインレジスタを備えなけ
ればならなくなる。このようなＤＣＴ処理を行う場合に
は、ＲＡＭ１９の矩形領域画像データを選択して、レジ
スタファイル２０１内のラインレジスタに転送すると共
に、レジスタファイル２０１内の他のラインレジスタに
は予め係数を入力しておく。このようにして、レジスタ
ファイル２０１内に矩形領域画像データと係数とを記憶
しておき、各列の演算ユニットＰＥにより各列の画像デ
ータと係数との積を求め、画像データを記憶するライン
レジスタの画像データを１画素づつシフトしながら、各
画像データと係数との積を加算していくことにより、６
４個ＤＣＴ演算データを並列に求めることができる。
演算処理以外にも多くの処理が要求され、例えばデータ
圧縮のためのＤＣＴ（Discrete Cosine Transfer）処理
においては、８×８の画素データに対して図２２での処
理と同様に、係数との積和演算を行う。但し、ＤＣＴ処
理は、局所空間積和演算処理とは異なり、固定位置で分
割された８×８の矩形領域画像データ毎での積和演算処
理であり、矩形領域内の６４画素データ各々に対して６
４個の係数との積和演算を行い、６４個のＤＣＴ演算デ
ータを出力する。ここで、用いる係数は全て値の異なる
ものであり、前述の局所空間積和演算処理と同様の処理
方式を用いるには膨大な数のラインレジスタを備えなけ
ればならなくなる。このようなＤＣＴ処理を行う場合に
は、ＲＡＭ１９の矩形領域画像データを選択して、レジ
スタファイル２０１内のラインレジスタに転送すると共
に、レジスタファイル２０１内の他のラインレジスタに
は予め係数を入力しておく。このようにして、レジスタ
ファイル２０１内に矩形領域画像データと係数とを記憶
しておき、各列の演算ユニットＰＥにより各列の画像デ
ータと係数との積を求め、画像データを記憶するライン
レジスタの画像データを１画素づつシフトしながら、各
画像データと係数との積を加算していくことにより、６
４個ＤＣＴ演算データを並列に求めることができる。
【０１１５】このように、図１８に示す構成とすること
により、ＲＡＭ１９から読み出されるラインデータをレ
ジスタファイル２１０に取り込んで１ラインの画像デー
タを並列に演算すると共に、ＲＡＭ１９から読み出され
る矩形領域データをレジスタファイル２１０に取り込ん
で矩形領域内の画像データを並列に演算する高速な画像
プロセッサを実現することができる。また、図１８に示
す構成においては、ＲＡＭ１９から読み出されるライン
データをレジスタファイル２１０に取り込み、シリアル
データ出力端子から順次１画像データづつ出力すること
により、従来のビデオメモリの機能を実現できる。
により、ＲＡＭ１９から読み出されるラインデータをレ
ジスタファイル２１０に取り込んで１ラインの画像デー
タを並列に演算すると共に、ＲＡＭ１９から読み出され
る矩形領域データをレジスタファイル２１０に取り込ん
で矩形領域内の画像データを並列に演算する高速な画像
プロセッサを実現することができる。また、図１８に示
す構成においては、ＲＡＭ１９から読み出されるライン
データをレジスタファイル２１０に取り込み、シリアル
データ出力端子から順次１画像データづつ出力すること
により、従来のビデオメモリの機能を実現できる。
【０１１６】
【発明の効果】以上説明したように、請求項１、請求項
２、請求項３及び請求項４記載の半導体メモリ及びその
使用方法によれば、ワード線選択信号により１本の水平
ワード線と１本の斜めワード線の何れか一方を選択し
て、画像データ上の矩形領域データとラインデータとの
双方をページモードサイクルを用いて高速にアクセスす
ることができ、画像処理の高速化に有効である。
２、請求項３及び請求項４記載の半導体メモリ及びその
使用方法によれば、ワード線選択信号により１本の水平
ワード線と１本の斜めワード線の何れか一方を選択し
て、画像データ上の矩形領域データとラインデータとの
双方をページモードサイクルを用いて高速にアクセスす
ることができ、画像処理の高速化に有効である。
【０１１７】特に、請求項３記載の発明の半導体メモリ
によれば、ＶＲＡＭを構成したので、請求項１記載の発
明の作用に加えて、ラインデータをＳＡＭに転送するた
めのラインデータアクセスを実現して、データ表示のた
めのＲＡＭへのアクセス回数を減らすことができるの
で、ランダムポートを介しての画像処理のための高速矩
形領域データのアクセス期間を拡大でき、画像表示機能
を備えた画像処理システムの性能向上に有効である。
によれば、ＶＲＡＭを構成したので、請求項１記載の発
明の作用に加えて、ラインデータをＳＡＭに転送するた
めのラインデータアクセスを実現して、データ表示のた
めのＲＡＭへのアクセス回数を減らすことができるの
で、ランダムポートを介しての画像処理のための高速矩
形領域データのアクセス期間を拡大でき、画像表示機能
を備えた画像処理システムの性能向上に有効である。
【０１１８】また、請求項５記載の発明の半導体メモリ
によれば、カラムアドレスにより選択されるメモリセル
をローアドレスに応じて変化させたので、外部に複雑な
アドレス演算を必要としないで、１本のワード線で行方
向に配置された複数のメモリセルを選択してラインデー
タを記憶できると共に、１本のワード線で斜め方向に配
置された複数のメモリセルを選択して矩形領域内のデー
タを記憶することができ、簡単な構成で高性能な画像処
理システムを実現することができる。
によれば、カラムアドレスにより選択されるメモリセル
をローアドレスに応じて変化させたので、外部に複雑な
アドレス演算を必要としないで、１本のワード線で行方
向に配置された複数のメモリセルを選択してラインデー
タを記憶できると共に、１本のワード線で斜め方向に配
置された複数のメモリセルを選択して矩形領域内のデー
タを記憶することができ、簡単な構成で高性能な画像処
理システムを実現することができる。
【０１１９】更に加えて、請求項６、請求項７及び請求
項８記載の画像プロセッサでは、矩形領域内の複数の画
像データをワード線方向の複数のメモリセルに記憶する
場合に、その矩形領域内の複数のデータと、行方向（ワ
ード線方向）の複数のメモリセルに記憶されたラインデ
ータとの両方に対して、並列処理を可能としたので、画
像処理の高速化に極めて有効である。
項８記載の画像プロセッサでは、矩形領域内の複数の画
像データをワード線方向の複数のメモリセルに記憶する
場合に、その矩形領域内の複数のデータと、行方向（ワ
ード線方向）の複数のメモリセルに記憶されたラインデ
ータとの両方に対して、並列処理を可能としたので、画
像処理の高速化に極めて有効である。
【図１】本発明の第１の実施例の半導体メモリの構成例
を示す図である。
を示す図である。
【図２】図１の半導体メモリに記憶する画像データのア
ドレスマッピングを示す図である。
ドレスマッピングを示す図である。
【図３】本発明の第２の実施例のビデオメモリの構成例
を示す図である。
を示す図である。
【図４】画像データのアドレスマッピングとビデオメモ
リの対応関係を示す図である。
リの対応関係を示す図である。
【図５】本発明の第３の実施例のローアドレス依存カラ
ムデコーダの構成例を示す図である。
ムデコーダの構成例を示す図である。
【図６】図５のカラムデコーダにおいて入力アドレスの
ビットを列方向にずらず機能を説明する図である。
ビットを列方向にずらず機能を説明する図である。
【図７】任意の水平位置でのアクセスによる画像データ
とメモリデータとの関係を示す図である。
とメモリデータとの関係を示す図である。
【図８】任意の水平位置での矩形領域データをアクセス
する場合の画像データアドレスを示す図である。
する場合の画像データアドレスを示す図である。
【図９】本発明の第１の関連技術の半導体メモリの構成
例を示す図である。
例を示す図である。
【図１０】図９における半導体メモリの入力アドレス、
ローアドレス及び選択データの関係を示す図である。
ローアドレス及び選択データの関係を示す図である。
【図１１】図９の半導体メモリの選択制御信号発生回路
の構成例を示す図である。
の構成例を示す図である。
【図１２】任意の水平位置及びライン位置でのアクセス
による画像データとメモリデータとの関係を示す図であ
る。
による画像データとメモリデータとの関係を示す図であ
る。
【図１３】任意の水平位置及びライン位置での矩形領域
データをアクセスする場合の画像データアドレスを示す
図である。
データをアクセスする場合の画像データアドレスを示す
図である。
【図１４】本発明の第２の関連技術の半導体メモリの構
成例を示す図である。
成例を示す図である。
【図１５】図１４における半導体メモリの入力アドレ
ス、ローアドレス及び選択データの関係を示す図であ
る。
ス、ローアドレス及び選択データの関係を示す図であ
る。
【図１６】図１４における半導体メモリの選択制御信号
発生回路の構成例を示す図である。
発生回路の構成例を示す図である。
【図１７】図１６における選択制御信号発生回路の動作
説明図である。
説明図である。
【図１８】本発明の第４の実施例の画像プロセッサの構
成例を示す図である。
成例を示す図である。
【図１９】図１８の画像プロセッサの演算処理部の構成
例を示す図である。
例を示す図である。
【図２０】従来のビデオメモリの構成例を示す図であ
る。
る。
【図２１】従来のビデオメモリを用いた画像処理装置の
構成例を示す図である。
構成例を示す図である。
【図２２】局所空間積和演算処理の説明図である。
【図２３】局所空間積和演算処理過程の説明図である。
ＭＣ メモリセル １１ ワード線選択回路 １２ メモリセルブロック Ｗ1(1)〜Ｗn(1) ワード線 １３ カラムデコーダ １５ センスアンプ １６、１７ メモリセルアレイ １９ ＲＡＭ ２０ ＳＡＭ（シリアルアクセスメモリ） ２４ 転送ゲート（転送手段） ２６ サブワード線 ３０ カラムメインデコーダ（メインデコー
ダ） ３１ プリデコード出力制御回路 （プリデコード出力切り替え手段） ３２ 第１のプリデコーダ ４９ 第２のプリデコーダ ７２ 加算器（アドレス演算手段） ７３ 第２のローデコーダ ７４ 第１のローデコーダ ７５ 第２のカラムセレクトゲート ７６ カラムデコーダ ７７ 第１のカラムセレクトゲート ７８ メモリセルアレイ（第２アレイ部） ７９ メモリセルアレイ（第１アレイ部） ８０ 第２のセンスアンプ ８１ 第１のセンスアンプ ８２ マルチプレクサ（データ選択手段） ８３ 選択制御信号発生回路（選択制御信号
発生手段） １０６ ランダムポート １０７ シリアルポート １２８ メモリセルアレイ（第２アレイ部） １２９ メモリセルアレイ（第１アレイ部） １３６ メモリセルアレイ（第４アレイ部） １２７ メモリセルアレイ（第３アレイ部） １２３ 第２のローデコーダ １２４ 第１のローデコーダ １３７ 第４のローデコーダ １２８ 第３のローデコーダ １２２ 加算回路（第１のアドレス演算手
段） １４９ 加算回路（第２のアドレス演算手
段） １３０ 第２のセンスアンプ １２９ 第１のセンスアンプ １４３ 第４のセンスアンプ １４４ 第３のセンスアンプ １２７ 第１のカラムセレクトゲート １２５ 第２のカラムセレクトゲート １４２ 第３のカラムセレクトゲート １４０ 第４のカラムセレクトゲート １２６ 第１のカラムデコーダ １４１ 第２のカラムデコーダ １３２ マルチプレクサ（データ選択手段） １３３ 選択制御信号発生回路（選択制御信
号発生手段） ２００ 画像処理部 ２０１ レジスタファイル ２０２ 演算部 ＰＥ 演算ユニット ２０６ マルチプレクサ
ダ） ３１ プリデコード出力制御回路 （プリデコード出力切り替え手段） ３２ 第１のプリデコーダ ４９ 第２のプリデコーダ ７２ 加算器（アドレス演算手段） ７３ 第２のローデコーダ ７４ 第１のローデコーダ ７５ 第２のカラムセレクトゲート ７６ カラムデコーダ ７７ 第１のカラムセレクトゲート ７８ メモリセルアレイ（第２アレイ部） ７９ メモリセルアレイ（第１アレイ部） ８０ 第２のセンスアンプ ８１ 第１のセンスアンプ ８２ マルチプレクサ（データ選択手段） ８３ 選択制御信号発生回路（選択制御信号
発生手段） １０６ ランダムポート １０７ シリアルポート １２８ メモリセルアレイ（第２アレイ部） １２９ メモリセルアレイ（第１アレイ部） １３６ メモリセルアレイ（第４アレイ部） １２７ メモリセルアレイ（第３アレイ部） １２３ 第２のローデコーダ １２４ 第１のローデコーダ １３７ 第４のローデコーダ １２８ 第３のローデコーダ １２２ 加算回路（第１のアドレス演算手
段） １４９ 加算回路（第２のアドレス演算手
段） １３０ 第２のセンスアンプ １２９ 第１のセンスアンプ １４３ 第４のセンスアンプ １４４ 第３のセンスアンプ １２７ 第１のカラムセレクトゲート １２５ 第２のカラムセレクトゲート １４２ 第３のカラムセレクトゲート １４０ 第４のカラムセレクトゲート １２６ 第１のカラムデコーダ １４１ 第２のカラムデコーダ １３２ マルチプレクサ（データ選択手段） １３３ 選択制御信号発生回路（選択制御信
号発生手段） ２００ 画像処理部 ２０１ レジスタファイル ２０２ 演算部 ＰＥ 演算ユニット ２０６ マルチプレクサ
フロントページの続き (56)参考文献 特開 昭63−228497（ＪＰ，Ａ) 特開 平４−370595（ＪＰ，Ａ) 特開 平２−177192（ＪＰ，Ａ) 特開 平３−212891（ＪＰ，Ａ) 特開 平３−263683（ＪＰ，Ａ) 特開 昭61−58058（ＪＰ，Ａ) 特開 平１−143095（ＪＰ，Ａ) 特開 昭63−152092（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/409
Claims (8)
- 【請求項１】 列方向に配置された複数のメモリセルが
サブワード線に接続されたメモリセルブロックを複数備
え、前記複数のメモリセルブロックがアレイ状に配置さ
れたメモリセルアレイと、 水平方向及び斜め方向に配線された水平ワード線及び斜
めワード線と、 ワード線選択信号を受け、この受けたワード線選択信号
に応じて前記水平ワード線又は斜めワード線の何れか一
方のうち所定の１本を選択し、この選択したワード線
を、このワード線に対応するメモリセルブロック内の前
記サブワード線に接続するワード線選択手段とを備え、 前記メモリセルブロックを構成するメモリセルの行方向
の数を行方向の数とし且つメモリセルブロックの行方向
の数を列方向の数とする矩形領域内のデータを、所定行
目に並んだメモリセルブロックの各メモリセルに順次記
憶することを繰返すとともに、前記各矩形領域内のデー
タを記憶するに際し、各矩形領域間で各々対応する行目
のデータを、斜めワード線が選択するメモリセルブロッ
クに記憶し、 前記ワード線選択信号により１本の水平ワード線を選択
して１つの矩形領域内のデータを読み出す一方、前記ワ
ード線選択信号により斜めワード線を選択して各矩形領
域間で各々対応する行目のデータを読み出すことを特徴
とする半導体メモリ。 - 【請求項２】 ワード線選択手段は、水平ワード線及び
斜めワード線が入力され、出力がサブワード線に接続さ
れるとともに、ワード線選択信号を受け、この受けたワ
ード線選択信号に応じて前記水平ワード線又は斜めワー
ド線の何れか一方を選択して、前記サブワード線に接続
するワード線選択回路を備えたことを特徴とする請求項
１記載の半導体メモリ。 - 【請求項３】 複数の信号を入力して記憶し、この記憶
された複数の信号がシリアルクロックにより順次アクセ
スされるシリアルアクセスメモリと、 複数のビット線の信号を前記シリアルアクセスメモリに
転送して入力する転送手段とを備えたことを特徴とする
請求項１記載の半導体メモリ。 - 【請求項４】 多数のデータを半導体メモリの各メモリ
セルに記憶する請求項１記載の半導体メモリの使用方法
であって、 メモリセルブロックを構成するメモリセルの行方向の数
を行方向の数とし、メモリセルブロックの行方向の数を
列方向の数とする矩形領域内のデータを、所定行目に並
んだメモリセルブロックの各メモリセルに順次記憶する
ことを繰返すとともに、 前記各矩形領域内のデータを記憶するに際し、各矩形領
域間で各々対応する行目のデータを、斜めワード線が選
択するメモリセルブロックに記憶することを特徴とする
請求項１記載の半導体メモリの使用方法。 - 【請求項５】 カラムデコーダを備え、前記カラムデコ
ーダは、 カラムアドレスの一部が入力され、この入力されたカラ
ムアドレスをプリデコードする第１のプリデコーダと、 前記カラムアドレスの残部が入力され、この入力された
カラムアドレスをプリデコードする第２のプリデコーダ
と、 ローアドレスの一部に基いて前記第２のプリデコーダの
出力のビット位置を切り替えるプリデコード出力切り替
え手段と、 前記第１のプリデコーダの出力及び前記プリデコード出
力切り替え手段の出力に基いて、カラムセレクトゲート
を制御するためのカラム選択信号を発生するメインデコ
ーダとから成ることを特徴とする請求項１又は請求項３
記載の半導体メモリ。 - 【請求項６】 請求項１記載の半導体メモリと、 前記半導体メモリのビット線のデータを入力する複数の
ラインレジスタから成るレジスタファイルと、 前記レジスタファイルのラインレジスタの記憶データを
並列に取り出し、この取り出したデータを用いた演算を
行う複数の演算回路を有する並列演算装置とを備えたこ
とを特徴とする画像プロセッサ。 - 【請求項７】 更に、レジスタファイルのラインレジス
タの記憶データをシリアルに読み出す読み出し手段を備
えたことを特徴とする請求項６記載の画像プロセッサ。 - 【請求項８】 更に、レジスタファイルのラインレジス
タにシリアルにデータを入力する入力手段を備えたこと
を特徴とする請求項６記載の画像プロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23108594A JP3226426B2 (ja) | 1994-09-27 | 1994-09-27 | 半導体メモリ及びその使用方法並びに画像プロセッサ |
| KR1019950031235A KR0174774B1 (ko) | 1994-09-27 | 1995-09-21 | 반도체 메모리와 그 사용 방법, 컬럼 디코더 및 화상 프로세서 |
| US08/534,098 US5706243A (en) | 1994-09-27 | 1995-09-26 | Semiconductor memory and method of using the same, column decoder, and image processor |
| US08/943,418 US5848020A (en) | 1994-09-27 | 1997-09-30 | Semiconductor memory and method of using the same, column decoder, and image processor |
| US09/120,121 US5914910A (en) | 1994-09-27 | 1998-07-22 | Semiconductor memory and method of using the same column decoder and image processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23108594A JP3226426B2 (ja) | 1994-09-27 | 1994-09-27 | 半導体メモリ及びその使用方法並びに画像プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0896572A JPH0896572A (ja) | 1996-04-12 |
| JP3226426B2 true JP3226426B2 (ja) | 2001-11-05 |
Family
ID=16918056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23108594A Expired - Fee Related JP3226426B2 (ja) | 1994-09-27 | 1994-09-27 | 半導体メモリ及びその使用方法並びに画像プロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5706243A (ja) |
| JP (1) | JP3226426B2 (ja) |
| KR (1) | KR0174774B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3226426B2 (ja) * | 1994-09-27 | 2001-11-05 | 松下電器産業株式会社 | 半導体メモリ及びその使用方法並びに画像プロセッサ |
| JP3280867B2 (ja) * | 1996-10-03 | 2002-05-13 | シャープ株式会社 | 半導体記憶装置 |
| US5953244A (en) * | 1997-02-12 | 1999-09-14 | Sharp Kabushiki Kaisha | Semiconductor memory device capable of page mode or serial access mode |
| US5896340A (en) * | 1997-07-07 | 1999-04-20 | Invox Technology | Multiple array architecture for analog or multi-bit-cell memory |
| US6112326A (en) * | 1998-02-02 | 2000-08-29 | Ericsson Inc. | Precoding technique to lower the bit error rate (BER) of punctured convolutional codes |
| GB2382676B (en) * | 2001-10-31 | 2005-09-07 | Alphamosaic Ltd | Data access in a processor |
| GB2383145B (en) * | 2001-10-31 | 2005-09-07 | Alphamosaic Ltd | Data access in a processor |
| GB2382706B (en) * | 2001-10-31 | 2005-08-10 | Alphamosaic Ltd | Memory structure |
| KR100516735B1 (ko) * | 2001-12-08 | 2005-09-22 | 주식회사 하이닉스반도체 | 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치 |
| JP4165070B2 (ja) * | 2002-01-11 | 2008-10-15 | ソニー株式会社 | 半導体メモリ装置、動きベクトル検出装置および動き補償予測符号化装置 |
| JP4511462B2 (ja) * | 2003-06-30 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US7236385B2 (en) * | 2004-06-30 | 2007-06-26 | Micron Technology, Inc. | Memory architecture |
| US7009911B2 (en) * | 2004-07-09 | 2006-03-07 | Micron Technology, Inc. | Memory array decoder |
| US7259989B2 (en) * | 2004-09-03 | 2007-08-21 | Matsushita Electric Industrial Co., Ltd. | Non-volatile memory device |
| KR100712539B1 (ko) * | 2005-11-23 | 2007-04-30 | 삼성전자주식회사 | 반도체 메모리 장치의 칼럼 디코더 및 반도체 메모리장치의 칼럼 선택 라인 신호 발생 방법 |
| EP2299449A1 (en) | 2008-06-30 | 2011-03-23 | Fujitsu Semiconductor Limited | Memory device and memory controller for controlling the same |
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