JPS6354646A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6354646A JPS6354646A JP19725586A JP19725586A JPS6354646A JP S6354646 A JPS6354646 A JP S6354646A JP 19725586 A JP19725586 A JP 19725586A JP 19725586 A JP19725586 A JP 19725586A JP S6354646 A JPS6354646 A JP S6354646A
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- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 14
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100394003 Butyrivibrio fibrisolvens end1 gene Proteins 0.000 description 1
- 101100296979 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PEP5 gene Proteins 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は例えば画像情報等を格納するメモリ回路に関す
るものである。
るものである。
[従来の技術]
従来、こ、の種のメモリ回路には、あるアドレスを与え
て、例えばX方向のような一方向の1次元データをアク
セスできるものや、x、y方向のような2次元アドレス
を与えて任意の点のデータを読み出せる構成のものがあ
る。このようなメモリ回路に、例えば画像データの様に
、あるブロック単位でデータをアクセスしようとすると
、前者のメモリの場合、アクセスするメモリの1のワー
ドがブロックに含まれるときは、ブロック単位にとびと
びにアクセスする必要があり、さらにアクセスするメモ
リの1ワードがブロックの境界にあるときは、ブロック
内に含まれる1ワードの上位ビットや下位ビットをマス
クしたりしてアクセスする必要があるため、複雑な操作
が増す。また後者のメモリではブロック内のピクセル(
ドツト)の数だけ読み書きが必要になるという問題があ
った。
て、例えばX方向のような一方向の1次元データをアク
セスできるものや、x、y方向のような2次元アドレス
を与えて任意の点のデータを読み出せる構成のものがあ
る。このようなメモリ回路に、例えば画像データの様に
、あるブロック単位でデータをアクセスしようとすると
、前者のメモリの場合、アクセスするメモリの1のワー
ドがブロックに含まれるときは、ブロック単位にとびと
びにアクセスする必要があり、さらにアクセスするメモ
リの1ワードがブロックの境界にあるときは、ブロック
内に含まれる1ワードの上位ビットや下位ビットをマス
クしたりしてアクセスする必要があるため、複雑な操作
が増す。また後者のメモリではブロック内のピクセル(
ドツト)の数だけ読み書きが必要になるという問題があ
った。
[発明が解決しようとする問題点]
本発明は上記従来例に鑑みなされたもので、メモリ内の
データを任意のアドレスでブロック単位にアクセスでき
るようにしたメモリ回路を堤併することを目的とする。
データを任意のアドレスでブロック単位にアクセスでき
るようにしたメモリ回路を堤併することを目的とする。
[問題点を解決するための手段]
上記目的を達成するために本発明のメモリ回路は以下の
ような構成からなる。即ち、 n×mのマトリクス状に配設されたメモリ素子を備えた
メモリ配列と、入力されたアドレス情報をもとに該メモ
リ配列の行方向アドレスを出力する第1のアドレス手段
と、前記アドレス情報をもとに前記メモリ配列の列方向
のアドレスを出力する第2のアドレス手段と、前記第1
及び第2のアドレス手段によりアドレスされた前記メモ
リ配列にデータアクセスを行う入出力手段とを備えたメ
モリ回路であって、前記第1および第2のアドレス手段
は前記アドレス情報の前後に渡ってn×m個の単位で前
記メモリ素子をアドレスする手段を備える。
ような構成からなる。即ち、 n×mのマトリクス状に配設されたメモリ素子を備えた
メモリ配列と、入力されたアドレス情報をもとに該メモ
リ配列の行方向アドレスを出力する第1のアドレス手段
と、前記アドレス情報をもとに前記メモリ配列の列方向
のアドレスを出力する第2のアドレス手段と、前記第1
及び第2のアドレス手段によりアドレスされた前記メモ
リ配列にデータアクセスを行う入出力手段とを備えたメ
モリ回路であって、前記第1および第2のアドレス手段
は前記アドレス情報の前後に渡ってn×m個の単位で前
記メモリ素子をアドレスする手段を備える。
[作用]
以上の構成において、入力されたアドレス情報をもとに
メモリ配列の行方向及び列方向のアドレスを出力すると
ともに、アドレス情報の前後に渡ってn×m個の単位で
メモリ素子をアドレスして、n×m個のメモリ素子に同
時にアクセスできるように動作する。
メモリ配列の行方向及び列方向のアドレスを出力すると
ともに、アドレス情報の前後に渡ってn×m個の単位で
メモリ素子をアドレスして、n×m個のメモリ素子に同
時にアクセスできるように動作する。
[実施例]
以下、添付図面を参照して本発明の実施例を詳細に説明
する。
する。
[メモリ回路の構成の説明 (第1図)コ第1図は本発
明の一実施例のメモリ回路の構成図である。
明の一実施例のメモリ回路の構成図である。
図中、10は4x4個のメモリ素子で構成されたメモリ
アレイで、各メモリ素子は65536X1ビツトの容量
を有している。11はCPUよりのアドレスAx12を
入力して、それぞれ10ビツトのアドレス信号Axo〜
A>CIを出力するXアドレス部、13はCPLJより
のアドレスAy14を入力して、それぞれ10ビツトの
アドレス信号Ay0〜Aysを出力するXアドレス部で
ある。メモリアレイ10への各アドレス入力AXo ′
〜AX3 ”、AyO’〜Ay3 ’はそれぞれA
X0〜A X3 、A ’/ o 〜A ’/3の下位
2ビツトを“00″にした8ビツトのアドレス信号、A
x’、Ay’はAx%Ayの下位2ビツトである。
アレイで、各メモリ素子は65536X1ビツトの容量
を有している。11はCPUよりのアドレスAx12を
入力して、それぞれ10ビツトのアドレス信号Axo〜
A>CIを出力するXアドレス部、13はCPLJより
のアドレスAy14を入力して、それぞれ10ビツトの
アドレス信号Ay0〜Aysを出力するXアドレス部で
ある。メモリアレイ10への各アドレス入力AXo ′
〜AX3 ”、AyO’〜Ay3 ’はそれぞれA
X0〜A X3 、A ’/ o 〜A ’/3の下位
2ビツトを“00″にした8ビツトのアドレス信号、A
x’、Ay’はAx%Ayの下位2ビツトである。
15はCPUのデータバス(Do−D15)17とメモ
リアレイ10のバス(I Ooo〜I O+5)16と
の間で16ビツトの入出力を行うデータ入出力部で、C
PUよりの書込み信号(WR)20とセレクト信号(D
S)21が入力されると、データバス17のデータがメ
モリアレイ10に出力され、71信号20が“1”、了
1信号が°0″の時はメモリアレイ10よりデータバス
17に読出される。−3x、Sy信号18.19はいず
れもx、y方向のアクセス領域を制御する制御信号であ
る。
リアレイ10のバス(I Ooo〜I O+5)16と
の間で16ビツトの入出力を行うデータ入出力部で、C
PUよりの書込み信号(WR)20とセレクト信号(D
S)21が入力されると、データバス17のデータがメ
モリアレイ10に出力され、71信号20が“1”、了
1信号が°0″の時はメモリアレイ10よりデータバス
17に読出される。−3x、Sy信号18.19はいず
れもx、y方向のアクセス領域を制御する制御信号であ
る。
[CPUとの接続の説明 (第2図)コ第2図は本実施
例のメモリ回路100とCPU101との接続例を示す
図である。
例のメモリ回路100とCPU101との接続例を示す
図である。
CPU 101はアドレスバスが20ビツト、データバ
スが16ビツトで構成されているものとし、20ビツト
のアドレスバス(AO〜A1.)の上位10ビツトをア
ドレス信号信号12、下位10ビツトをAy信号14と
してメモリ100に入力する。データバス17 (Do
NDi 5)はCPU101とメモリ100とのデー
タ送受を行う16ビツトの双方向性のバスである。18
.19は、例えばCPUl0Iの所定のボートより出力
される制御信号である。20は書込み信号(WR)、2
1はメモリ100のセレクト信号(了1)である。
スが16ビツトで構成されているものとし、20ビツト
のアドレスバス(AO〜A1.)の上位10ビツトをア
ドレス信号信号12、下位10ビツトをAy信号14と
してメモリ100に入力する。データバス17 (Do
NDi 5)はCPU101とメモリ100とのデー
タ送受を行う16ビツトの双方向性のバスである。18
.19は、例えばCPUl0Iの所定のボートより出力
される制御信号である。20は書込み信号(WR)、2
1はメモリ100のセレクト信号(了1)である。
以上の概略構成をもとに具体的な回路例の説明を行う。
[メモリアレイの説明 (第3図)]
第3図はメモリアレイ10の具体的な回路例を示す図で
ある。
ある。
図中、300〜315はそれぞれXアドレス部11より
の10ビツトのX方向アドレスバス。
の10ビツトのX方向アドレスバス。
(l=0〜3)の下位2ビツトを“0”にした8ビツト
のAX、’ (、=C)〜3)と、yアドレス部13
よりの10ビツトのy方向アドレスA3’J(、=0〜
3)の下位2ビツトを“0”にした8ビツトのAyJ′
(j=0〜3)を入力して、1ビツトのデータビット
IO,,の入出力を行う、65536X1ビツト(25
6x 256 x 1ビツト)の容量を有するメモリ素
子である。メモリ素子300〜315は4×4のマトリ
クス状に接続されており、各メモリ素子の書き込み信号
(MW)31は、CPU101よりの書き込み信号WR
とセレクト信号DSとを入力して、OR回路30により
作成される。
のAX、’ (、=C)〜3)と、yアドレス部13
よりの10ビツトのy方向アドレスA3’J(、=0〜
3)の下位2ビツトを“0”にした8ビツトのAyJ′
(j=0〜3)を入力して、1ビツトのデータビット
IO,,の入出力を行う、65536X1ビツト(25
6x 256 x 1ビツト)の容量を有するメモリ素
子である。メモリ素子300〜315は4×4のマトリ
クス状に接続されており、各メモリ素子の書き込み信号
(MW)31は、CPU101よりの書き込み信号WR
とセレクト信号DSとを入力して、OR回路30により
作成される。
[x、yアドレス部の説明 (第4.5図)]第4図は
アドレス部11の具体的な回路例を示す図である。
アドレス部11の具体的な回路例を示す図である。
図中、400〜403はそれぞれ2ビツトの出力反転回
路で、S端子入力が“0”のときは入力Iがそのまま(
0)に出力され。S端子が“1”のときは入力(I)の
“1”、“0”を反転した信号が(0)に出力される。
路で、S端子入力が“0”のときは入力Iがそのまま(
0)に出力され。S端子が“1”のときは入力(I)の
“1”、“0”を反転した信号が(0)に出力される。
404〜407はそれぞれ10ビツトの加算器で、A入
力とB入力を加算してCに出力する。408〜412は
それぞれ10ビツトの出力反転回路で、400〜403
と同様にS端子が“1”のときに入力(I)を反転して
出力する。各アドレス信号Axo〜AX3の下位2ビツ
トを“0”にしたアドレス信号Ax、’〜Ax、’ は
、8ビツトのメモリアレイ10の行方向のアドレス信号
として出力される。
力とB入力を加算してCに出力する。408〜412は
それぞれ10ビツトの出力反転回路で、400〜403
と同様にS端子が“1”のときに入力(I)を反転して
出力する。各アドレス信号Axo〜AX3の下位2ビツ
トを“0”にしたアドレス信号Ax、’〜Ax、’ は
、8ビツトのメモリアレイ10の行方向のアドレス信号
として出力される。
第5図はyアドレス部13の具体的な回路例を示す図で
ある。
ある。
図中、500〜503はそれぞれ第4図の400〜40
3で示した出力反転回路と同様の2ビツトの出力反転回
路である。504〜507はそれぞれ10ビツトの加算
器で、その動作は第4図の404〜407と同一である
。また508〜512はそれぞれ408〜412と同一
の10ビツトの出力反転回路である。なお各アドレス信
号A’10〜A’jsの下位2ビツトを10″にしたア
ドレス信号Ayo’〜A’/3’が、メモリアレイ10
の列方向のアドレス信号として出力される。
3で示した出力反転回路と同様の2ビツトの出力反転回
路である。504〜507はそれぞれ10ビツトの加算
器で、その動作は第4図の404〜407と同一である
。また508〜512はそれぞれ408〜412と同一
の10ビツトの出力反転回路である。なお各アドレス信
号A’10〜A’jsの下位2ビツトを10″にしたア
ドレス信号Ayo’〜A’/3’が、メモリアレイ10
の列方向のアドレス信号として出力される。
[データ入出力部の説明 (第6図)]第6図はデー
タ人出力部15の具体的な回路例を示す図である。
タ人出力部15の具体的な回路例を示す図である。
データ入出力部15はCPU 101のデータバス17
とメモリアレイ10のバス16との接続を行う回路部で
ある。600〜607はそれぞれ4ビツトのローデータ
付トランシーバで、A/B端子がO”のときはB入力が
Aに出力される、所謂メモリアレイ10への書込みモー
ドとなる。−方A/B端子が“1”のときは、Aの入力
がBに出力される、メモリアレイ10よりの読出しモー
ドとなる。OES端子“O”のときは出力がエネーブル
状態に、“1”のときはハイインピーダンス状態となる
。S端子は2ビツトの入力端子で、入力データと出力デ
ータとのローテート量を指示する。例えばA/B端子が
“1°°の場合(読出しモード)で説明すると、S端子
が“OO”のときは入力(AO〜A3)はそのままB0
〜B3として出力される。S端子が“01”のときは入
力(AoNA3)が1ビツトローテートされたB3.B
o、B1.B2として出力され、S@子が“10”のと
きはB2 、 Bs 、 Bo 、 B+ 、 S端子
が“11″のときはBl、B2.Bs、B。
とメモリアレイ10のバス16との接続を行う回路部で
ある。600〜607はそれぞれ4ビツトのローデータ
付トランシーバで、A/B端子がO”のときはB入力が
Aに出力される、所謂メモリアレイ10への書込みモー
ドとなる。−方A/B端子が“1”のときは、Aの入力
がBに出力される、メモリアレイ10よりの読出しモー
ドとなる。OES端子“O”のときは出力がエネーブル
状態に、“1”のときはハイインピーダンス状態となる
。S端子は2ビツトの入力端子で、入力データと出力デ
ータとのローテート量を指示する。例えばA/B端子が
“1°°の場合(読出しモード)で説明すると、S端子
が“OO”のときは入力(AO〜A3)はそのままB0
〜B3として出力される。S端子が“01”のときは入
力(AoNA3)が1ビツトローテートされたB3.B
o、B1.B2として出力され、S@子が“10”のと
きはB2 、 Bs 、 Bo 、 B+ 、 S端子
が“11″のときはBl、B2.Bs、B。
と°して出力される。
608.609はともに8ビツトの加算器で、加算器6
08はAy侶信号下位2ビツトAy’ とsyとを入力
して、その和を取りトランシーバ600〜603のS端
子に入力している。一方加算器609はAX信号の下位
2ビツトAx’ とSxとを入力して、加算結果をトラ
ンシーバ604〜607のS端子に入力している。
08はAy侶信号下位2ビツトAy’ とsyとを入力
して、その和を取りトランシーバ600〜603のS端
子に入力している。一方加算器609はAX信号の下位
2ビツトAx’ とSxとを入力して、加算結果をトラ
ンシーバ604〜607のS端子に入力している。
[動作説明 (第3図〜第7図)コ以上の構成をも
とに回路動作を以下に説明する。
とに回路動作を以下に説明する。
本実施例のメモリ回路100を画像メモリとして使用し
た場合について説明すると、第7図に示したように画像
空間70をX座標0〜1023、y座標O〜1023で
定義する。この画像空間70を4X4のビクセル71で
分割し、CPUl01がこの画像空間70を4×4RL
位でアクセス可能にしたもので、特にx、y座標がとも
に4の倍数でない任意のアドレスからでもアクセスでき
るようにしたものである。
た場合について説明すると、第7図に示したように画像
空間70をX座標0〜1023、y座標O〜1023で
定義する。この画像空間70を4X4のビクセル71で
分割し、CPUl01がこの画像空間70を4×4RL
位でアクセス可能にしたもので、特にx、y座標がとも
に4の倍数でない任意のアドレスからでもアクセスでき
るようにしたものである。
いまAx=135(2進数で10000111) 、A
y=210 (11010010) 、5x=Sy=
Oの場合を考えると、第4図の加算器404にはA端子
には3“が、S端子に°“135”が入力されるためC
出力が138”、即ちA X o =138 (100
01010)となる。同様にし1てAX+=137、A
X2=136、A X s =135となる。
y=210 (11010010) 、5x=Sy=
Oの場合を考えると、第4図の加算器404にはA端子
には3“が、S端子に°“135”が入力されるためC
出力が138”、即ちA X o =138 (100
01010)となる。同様にし1てAX+=137、A
X2=136、A X s =135となる。
これによりAx、’はAxoの下位2ビツトを“0”に
した8ビツトの値で、2進数で“10001000”
(136)となり、同様にしてAx+ ’は136”、
AX2’は“136“、AX3’ は“132″となる
。
した8ビツトの値で、2進数で“10001000”
(136)となり、同様にしてAx+ ’は136”、
AX2’は“136“、AX3’ は“132″となる
。
一方、y座標は第5図の加算器504のA端子に“3”
、S端子に“210”が入力されるため、C出力は21
3” となり、A ”i oは“213 = (110
10101)”となる。同様にしてAy +=212、
Ay 2=211、Ay 3=210となる。
、S端子に“210”が入力されるため、C出力は21
3” となり、A ”i oは“213 = (110
10101)”となる。同様にしてAy +=212、
Ay 2=211、Ay 3=210となる。
これによりAy a’ はAyoの下位2ビツトを0”
にした8ビツトの値で、2進数で“11010100”
(212)となる。同様にしてAyt ’が“212
”、Ay、’は“20B”、A3/s’ は“208′
となる。
にした8ビツトの値で、2進数で“11010100”
(212)となる。同様にしてAyt ’が“212
”、Ay、’は“20B”、A3/s’ は“208′
となる。
また第6図の加算器608の出力は2+O=2に、加算
器609の出力は“3”となる。これにより各トランシ
ーバSOO〜607のA/B端子が1″のときは、IO
o。はトランシーバ600のB、に出力され、トランシ
ーバ606のAoよりB1に出力されてデータバスのB
9に入力される。以下同様にして10.。=D10、I
O20→D11、I O3o→D 8.100I−B1
3、IO+t−B14.102.→D15、■03.→
D12、l0o2=D1、I Olz” D 2、IO
22→D3、l032−Do、1003→D5、I O
rs” D 6、IO,3→D7、I O3s= D
4 ニ入力される。
器609の出力は“3”となる。これにより各トランシ
ーバSOO〜607のA/B端子が1″のときは、IO
o。はトランシーバ600のB、に出力され、トランシ
ーバ606のAoよりB1に出力されてデータバスのB
9に入力される。以下同様にして10.。=D10、I
O20→D11、I O3o→D 8.100I−B1
3、IO+t−B14.102.→D15、■03.→
D12、l0o2=D1、I Olz” D 2、IO
22→D3、l032−Do、1003→D5、I O
rs” D 6、IO,3→D7、I O3s= D
4 ニ入力される。
これによりXが135,136,137゜138’、y
が”210,211,212.213”で表される、第
8図に示すブロック80が一度にアクセスできる。
が”210,211,212.213”で表される、第
8図に示すブロック80が一度にアクセスできる。
次にAx、Ayの値が同じで、5x=1.5y=0の場
合を考えると第4図において出力反転回路400の出力
が“00“に、出力反転回路412の出力は−136”
となる。従って加算器404の出力は“−136”、出
力反転回路408の出力AX、は“135”となる。以
下同様にしてAx、は(−136+1)の反転出力とし
て134′に、Ax、は133”、AX3は“132”
となる。従って第8図のXが“132〜135″、y
が“210〜213”で指示されるブロック81がアク
セスできることになる。5x=O,5y=1の場合も同
様にして、Xが“135〜138″、yが′207〜2
10″で指示されるブロック82が1度にアクセスでき
、5x=1,5y=tの場合はブロック83が1度にア
クセスできる。
合を考えると第4図において出力反転回路400の出力
が“00“に、出力反転回路412の出力は−136”
となる。従って加算器404の出力は“−136”、出
力反転回路408の出力AX、は“135”となる。以
下同様にしてAx、は(−136+1)の反転出力とし
て134′に、Ax、は133”、AX3は“132”
となる。従って第8図のXが“132〜135″、y
が“210〜213”で指示されるブロック81がアク
セスできることになる。5x=O,5y=1の場合も同
様にして、Xが“135〜138″、yが′207〜2
10″で指示されるブロック82が1度にアクセスでき
、5x=1,5y=tの場合はブロック83が1度にア
クセスできる。
尚、本実施例ではXアドレス部、Xアドレス部゛
の出力反転回路400〜403及び500〜503に入
力する固定値を“3,2,1.0″の順に設定したがこ
れに限定されるものでなく、例えば“2,1.O,−1
”の順にすれば基準となるアドレスAX、Ay (本実
施例ではAx=135゜Ay=210)がブロックの端
でなく内側にくるようになる。
の出力反転回路400〜403及び500〜503に入
力する固定値を“3,2,1.0″の順に設定したがこ
れに限定されるものでなく、例えば“2,1.O,−1
”の順にすれば基準となるアドレスAX、Ay (本実
施例ではAx=135゜Ay=210)がブロックの端
でなく内側にくるようになる。
また、データ入出力部のローデータ付トランシーバは、
ビット配置を変更してCPU側で処理し易くするための
もので、ビット配列を変更する必要がなければ無くても
良い。
ビット配置を変更してCPU側で処理し易くするための
もので、ビット配列を変更する必要がなければ無くても
良い。
以上説明したように本実施例によれば、メモリにアクセ
スする時、任意のアドレスを基準とし、その前後に渡る
2次元のブロックデータを1度にアクセスできるという
効果がある。またブロック内の基準となるアドレス位置
を自由に変更できるため、例えば図形データや文字デー
タの認識のためのトレース等が簡単に行えるという効果
がある。
スする時、任意のアドレスを基準とし、その前後に渡る
2次元のブロックデータを1度にアクセスできるという
効果がある。またブロック内の基準となるアドレス位置
を自由に変更できるため、例えば図形データや文字デー
タの認識のためのトレース等が簡単に行えるという効果
がある。
[発明の効果]
以上述べた如く本発明によれば、任意のアドレスを基準
とし、その前後に渡って2次元のブロック単位にアクセ
スできるという効果がある。
とし、その前後に渡って2次元のブロック単位にアクセ
スできるという効果がある。
第1図は本発明の一実施例のメモリ回路の構成図、
第2図は本実施例のメモリ回路とCPUとの接続を示す
図、 第3図はメモリアレイの具体的な回路例を示す図、 第4図はXアドレス部の具体的な回路例を示す図、 第5図はXアドレス部の具体的な回路例を示す図、 第6図はデータ入出力部の具体的な回路例を示す図、 第7図は画像空間とピクセルとの関係を示す図、 第8図は本実施例の画像空間上におけるブロック単位の
アクセスを説明した図である。 図中、10・・・メモリアレイ、11・・・Xアドレス
部、12・・・Ax、13・・・Xアドレス部、14・
・・Ay、15・・・データ人出力部、17・・・デー
タバス、20・・・書込信号(WR)、21・・・セレ
クト信号(DS)、70・・・画像空間、71・・・ビ
クセル、80〜83・・・ブロック、100・・・メモ
リ、101・・・CPU、300〜315・・・・・・
メモリ素子、400〜403,500〜503・・・出
力反転回路、404〜407,504〜507・・・加
算器、408〜412.508〜512・・・出力反転
回路、600〜607・・・ローデータ付トランシーバ
、608゜609・・・加算器である。 特許出願人 キャノン株式会社 第5図 一一一一一一一−・−X 第7図
図、 第3図はメモリアレイの具体的な回路例を示す図、 第4図はXアドレス部の具体的な回路例を示す図、 第5図はXアドレス部の具体的な回路例を示す図、 第6図はデータ入出力部の具体的な回路例を示す図、 第7図は画像空間とピクセルとの関係を示す図、 第8図は本実施例の画像空間上におけるブロック単位の
アクセスを説明した図である。 図中、10・・・メモリアレイ、11・・・Xアドレス
部、12・・・Ax、13・・・Xアドレス部、14・
・・Ay、15・・・データ人出力部、17・・・デー
タバス、20・・・書込信号(WR)、21・・・セレ
クト信号(DS)、70・・・画像空間、71・・・ビ
クセル、80〜83・・・ブロック、100・・・メモ
リ、101・・・CPU、300〜315・・・・・・
メモリ素子、400〜403,500〜503・・・出
力反転回路、404〜407,504〜507・・・加
算器、408〜412.508〜512・・・出力反転
回路、600〜607・・・ローデータ付トランシーバ
、608゜609・・・加算器である。 特許出願人 キャノン株式会社 第5図 一一一一一一一−・−X 第7図
Claims (1)
- n×mのマトリクス状に配設されたメモリ素子を備えた
メモリ配列と、入力されたアドレス情報をもとに前記メ
モリ配列の行方向アドレスを出力する第1のアドレス手
段と、前記アドレス情報をもとに前記メモリ配列の列方
向のアドレスを出力する第2のアドレス手段と、前記第
1及び第2のアドレス手段によりアドレスされた前記メ
モリ配列にデータアクセスを行う入出力手段とを備えた
メモリ回路であつて、前記第1および第2のアドレス手
段は前記アドレス情報の前後に渡つてn×m個の単位で
前記メモリ素子をアドレスする手段を備えたことを特徴
とするメモリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19725586A JPS6354646A (ja) | 1986-08-25 | 1986-08-25 | メモリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19725586A JPS6354646A (ja) | 1986-08-25 | 1986-08-25 | メモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6354646A true JPS6354646A (ja) | 1988-03-09 |
Family
ID=16371421
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19725586A Pending JPS6354646A (ja) | 1986-08-25 | 1986-08-25 | メモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6354646A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0737378A (ja) * | 1993-07-19 | 1995-02-07 | Nec Corp | メモリ素子 |
US5706243A (en) * | 1994-09-27 | 1998-01-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method of using the same, column decoder, and image processor |
-
1986
- 1986-08-25 JP JP19725586A patent/JPS6354646A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0737378A (ja) * | 1993-07-19 | 1995-02-07 | Nec Corp | メモリ素子 |
US5706243A (en) * | 1994-09-27 | 1998-01-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method of using the same, column decoder, and image processor |
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