JPS6354646A

JPS6354646A - メモリ回路

Info

Publication number: JPS6354646A
Application number: JP19725586A
Authority: JP
Inventors: Izuru Haruhara; 春原　出
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1986-08-25
Filing date: 1986-08-25
Publication date: 1988-03-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は例えば画像情報等を格納するメモリ回路に関す
るものである。

［従来の技術］従来、こ、の種のメモリ回路には、あるアドレスを与え
て、例えばＸ方向のような一方向の１次元データをアク
セスできるものや、ｘ、ｙ方向のような２次元アドレス
を与えて任意の点のデータを読み出せる構成のものがあ
る。このようなメモリ回路に、例えば画像データの様に
、あるブロック単位でデータをアクセスしようとすると
、前者のメモリの場合、アクセスするメモリの１のワー
ドがブロックに含まれるときは、ブロック単位にとびと
びにアクセスする必要があり、さらにアクセスするメモ
リの１ワードがブロックの境界にあるときは、ブロック
内に含まれる１ワードの上位ビットや下位ビットをマス
クしたりしてアクセスする必要があるため、複雑な操作
が増す。また後者のメモリではブロック内のピクセル（
ドツト）の数だけ読み書きが必要になるという問題があ
った。

［発明が解決しようとする問題点］本発明は上記従来例に鑑みなされたもので、メモリ内の
データを任意のアドレスでブロック単位にアクセスでき
るようにしたメモリ回路を堤併することを目的とする。

［問題点を解決するための手段］上記目的を達成するために本発明のメモリ回路は以下の
ような構成からなる。即ち、ｎ×ｍのマトリクス状に配設されたメモリ素子を備えた
メモリ配列と、入力されたアドレス情報をもとに該メモ
リ配列の行方向アドレスを出力する第１のアドレス手段
と、前記アドレス情報をもとに前記メモリ配列の列方向
のアドレスを出力する第２のアドレス手段と、前記第１
及び第２のアドレス手段によりアドレスされた前記メモ
リ配列にデータアクセスを行う入出力手段とを備えたメ
モリ回路であって、前記第１および第２のアドレス手段
は前記アドレス情報の前後に渡ってｎ×ｍ個の単位で前
記メモリ素子をアドレスする手段を備える。

［作用］以上の構成において、入力されたアドレス情報をもとに
メモリ配列の行方向及び列方向のアドレスを出力すると
ともに、アドレス情報の前後に渡ってｎ×ｍ個の単位で
メモリ素子をアドレスして、ｎ×ｍ個のメモリ素子に同
時にアクセスできるように動作する。

［実施例］以下、添付図面を参照して本発明の実施例を詳細に説明
する。

［メモリ回路の構成の説明　（第１図）コ第１図は本発
明の一実施例のメモリ回路の構成図である。

図中、１０は４ｘ４個のメモリ素子で構成されたメモリ
アレイで、各メモリ素子は６５５３６Ｘ１ビツトの容量
を有している。１１はＣＰＵよりのアドレスＡｘ１２を
入力して、それぞれ１０ビツトのアドレス信号Ａｘｏ〜
Ａ＞ＣＩを出力するＸアドレス部、１３はＣＰＬＪより
のアドレスＡｙ１４を入力して、それぞれ１０ビツトの
アドレス信号Ａｙ０〜Ａｙｓを出力するＸアドレス部で
ある。メモリアレイ１０への各アドレス入力ＡＸｏ　′
〜ＡＸ３　　”、ＡｙＯ’〜Ａｙ３　’はそれぞれＡ　
Ｘ０〜Ａ　Ｘ３　、Ａ　’／　ｏ　〜Ａ　’／３の下位
２ビツトを“００″にした８ビツトのアドレス信号、Ａ
ｘ’、Ａｙ’はＡｘ％Ａｙの下位２ビツトである。

１５はＣＰＵのデータバス（Ｄｏ−Ｄ１５）１７とメモ
リアレイ１０のバス（Ｉ　Ｏｏｏ〜Ｉ　Ｏ＋５）１６と
の間で１６ビツトの入出力を行うデータ入出力部で、Ｃ
ＰＵよりの書込み信号（ＷＲ）２０とセレクト信号（Ｄ
Ｓ）２１が入力されると、データバス１７のデータがメ
モリアレイ１０に出力され、７１信号２０が“１”、了
１信号が°０″の時はメモリアレイ１０よりデータバス
１７に読出される。−３ｘ、Ｓｙ信号１８．１９はいず
れもｘ、ｙ方向のアクセス領域を制御する制御信号であ
る。

［ＣＰＵとの接続の説明　（第２図）コ第２図は本実施
例のメモリ回路１００とＣＰＵ１０１との接続例を示す
図である。

ＣＰＵ　１０１はアドレスバスが２０ビツト、データバ
スが１６ビツトで構成されているものとし、２０ビツト
のアドレスバス（ＡＯ〜Ａ１．）の上位１０ビツトをア
ドレス信号信号１２、下位１０ビツトをＡｙ信号１４と
してメモリ１００に入力する。データバス１７　（Ｄｏ
　ＮＤｉ　５）はＣＰＵ１０１とメモリ１００とのデー
タ送受を行う１６ビツトの双方向性のバスである。１８
．１９は、例えばＣＰＵｌ０Ｉの所定のボートより出力
される制御信号である。２０は書込み信号（ＷＲ）、２
１はメモリ１００のセレクト信号（了１）である。

以上の概略構成をもとに具体的な回路例の説明を行う。

［メモリアレイの説明　（第３図）］第３図はメモリアレイ１０の具体的な回路例を示す図で
ある。

図中、３００〜３１５はそれぞれＸアドレス部１１より
の１０ビツトのＸ方向アドレスバス。

（ｌ＝０〜３）の下位２ビツトを“０”にした８ビツト
のＡＸ、’　　（、＝Ｃ）〜３）と、ｙアドレス部１３
よりの１０ビツトのｙ方向アドレスＡ３’Ｊ（、＝０〜
３）の下位２ビツトを“０”にした８ビツトのＡｙＪ′
　（ｊ＝０〜３）を入力して、１ビツトのデータビット
ＩＯ，，の入出力を行う、６５５３６Ｘ１ビツト（２５
６ｘ　２５６　ｘ　１ビツト）の容量を有するメモリ素
子である。メモリ素子３００〜３１５は４×４のマトリ
クス状に接続されており、各メモリ素子の書き込み信号
（ＭＷ）３１は、ＣＰＵ１０１よりの書き込み信号ＷＲ
とセレクト信号ＤＳとを入力して、ＯＲ回路３０により
作成される。

［ｘ、ｙアドレス部の説明　（第４．５図）］第４図は
アドレス部１１の具体的な回路例を示す図である。

図中、４００〜４０３はそれぞれ２ビツトの出力反転回
路で、Ｓ端子入力が“０”のときは入力Ｉがそのまま（
０）に出力され。Ｓ端子が“１”のときは入力（Ｉ）の
“１”、“０”を反転した信号が（０）に出力される。

４０４〜４０７はそれぞれ１０ビツトの加算器で、Ａ入
力とＢ入力を加算してＣに出力する。４０８〜４１２は
それぞれ１０ビツトの出力反転回路で、４００〜４０３
と同様にＳ端子が“１”のときに入力（Ｉ）を反転して
出力する。各アドレス信号Ａｘｏ〜ＡＸ３の下位２ビツ
トを“０”にしたアドレス信号Ａｘ、’〜Ａｘ、’　は
、８ビツトのメモリアレイ１０の行方向のアドレス信号
として出力される。

第５図はｙアドレス部１３の具体的な回路例を示す図で
ある。

図中、５００〜５０３はそれぞれ第４図の４００〜４０
３で示した出力反転回路と同様の２ビツトの出力反転回
路である。５０４〜５０７はそれぞれ１０ビツトの加算
器で、その動作は第４図の４０４〜４０７と同一である
。また５０８〜５１２はそれぞれ４０８〜４１２と同一
の１０ビツトの出力反転回路である。なお各アドレス信
号Ａ’１０〜Ａ’ｊｓの下位２ビツトを１０″にしたア
ドレス信号Ａｙｏ’〜Ａ’／３’が、メモリアレイ１０
の列方向のアドレス信号として出力される。

［データ入出力部の説明　　（第６図）］第６図はデー
タ人出力部１５の具体的な回路例を示す図である。

データ入出力部１５はＣＰＵ　１０１のデータバス１７
とメモリアレイ１０のバス１６との接続を行う回路部で
ある。６００〜６０７はそれぞれ４ビツトのローデータ
付トランシーバで、Ａ／Ｂ端子がＯ”のときはＢ入力が
Ａに出力される、所謂メモリアレイ１０への書込みモー
ドとなる。−方Ａ／Ｂ端子が“１”のときは、Ａの入力
がＢに出力される、メモリアレイ１０よりの読出しモー
ドとなる。ＯＥＳ端子“Ｏ”のときは出力がエネーブル
状態に、“１”のときはハイインピーダンス状態となる
。Ｓ端子は２ビツトの入力端子で、入力データと出力デ
ータとのローテート量を指示する。例えばＡ／Ｂ端子が
“１°°の場合（読出しモード）で説明すると、Ｓ端子
が“ＯＯ”のときは入力（ＡＯ〜Ａ３）はそのままＢ０
〜Ｂ３として出力される。Ｓ端子が“０１”のときは入
力（ＡｏＮＡ３）が１ビツトローテートされたＢ３．Ｂ
ｏ、Ｂ１．Ｂ２として出力され、Ｓ＠子が“１０”のと
きはＢ２　、　Ｂｓ　、　Ｂｏ　、　Ｂ＋　、　Ｓ端子
が“１１″のときはＢｌ、Ｂ２．Ｂｓ、Ｂ。

と°して出力される。

６０８．６０９はともに８ビツトの加算器で、加算器６
０８はＡｙ侶信号下位２ビツトＡｙ’　とｓｙとを入力
して、その和を取りトランシーバ６００〜６０３のＳ端
子に入力している。一方加算器６０９はＡＸ信号の下位
２ビツトＡｘ’　とＳｘとを入力して、加算結果をトラ
ンシーバ６０４〜６０７のＳ端子に入力している。

［動作説明　　　（第３図〜第７図）コ以上の構成をも
とに回路動作を以下に説明する。

本実施例のメモリ回路１００を画像メモリとして使用し
た場合について説明すると、第７図に示したように画像
空間７０をＸ座標０〜１０２３、ｙ座標Ｏ〜１０２３で
定義する。この画像空間７０を４Ｘ４のビクセル７１で
分割し、ＣＰＵｌ０１がこの画像空間７０を４×４ＲＬ
位でアクセス可能にしたもので、特にｘ、ｙ座標がとも
に４の倍数でない任意のアドレスからでもアクセスでき
るようにしたものである。

いまＡｘ＝１３５（２進数で１００００１１１）　、Ａ
　ｙ＝２１０　（１１０１００１０）　、５ｘ＝Ｓｙ＝
Ｏの場合を考えると、第４図の加算器４０４にはＡ端子
には３“が、Ｓ端子に°“１３５”が入力されるためＣ
出力が１３８”、即ちＡ　Ｘ　ｏ　＝１３８　（１００
０１０１０）となる。同様にし１てＡＸ＋＝１３７、Ａ
Ｘ２＝１３６、Ａ　Ｘ　ｓ　＝１３５となる。

これによりＡｘ、’はＡｘｏの下位２ビツトを“０”に
した８ビツトの値で、２進数で“１０００１０００”　
（１３６）となり、同様にしてＡｘ＋　’は１３６”、
ＡＸ２’は“１３６“、ＡＸ３’　は“１３２″となる
。

一方、ｙ座標は第５図の加算器５０４のＡ端子に“３”
、Ｓ端子に“２１０”が入力されるため、Ｃ出力は２１
３”　となり、Ａ　”ｉ　ｏは“２１３　＝　（１１０
１０１０１）”となる。同様にしてＡｙ　＋＝２１２、
Ａｙ　　２＝２１１、Ａｙ　３＝２１０となる。

これによりＡｙ　ａ’　はＡｙｏの下位２ビツトを０”
にした８ビツトの値で、２進数で“１１０１０１００”
　（２１２）となる。同様にしてＡｙｔ　’が“２１２
”、Ａｙ、’は“２０Ｂ”、Ａ３／ｓ’　は“２０８′
となる。

また第６図の加算器６０８の出力は２＋Ｏ＝２に、加算
器６０９の出力は“３”となる。これにより各トランシ
ーバＳＯＯ〜６０７のＡ／Ｂ端子が１″のときは、ＩＯ
ｏ。はトランシーバ６００のＢ、に出力され、トランシ
ーバ６０６のＡｏよりＢ１に出力されてデータバスのＢ
９に入力される。以下同様にして１０．。＝Ｄ１０、Ｉ
Ｏ２０→Ｄ１１、Ｉ　Ｏ３ｏ→Ｄ　８．１００Ｉ−Ｂ１
３、ＩＯ＋ｔ−Ｂ１４．１０２．→Ｄ１５、■０３．→
Ｄ１２、ｌ０ｏ２＝Ｄ１、Ｉ　Ｏｌｚ”　Ｄ　２、ＩＯ
２２→Ｄ３、ｌ０３２−Ｄｏ、１００３→Ｄ５、Ｉ　Ｏ
ｒｓ”　Ｄ　６、ＩＯ，３→Ｄ７、Ｉ　Ｏ３ｓ＝　Ｄ　
４　ニ入力される。

これによりＸが１３５，１３６，１３７゜１３８’、ｙ
が”２１０，２１１，２１２．２１３”で表される、第
８図に示すブロック８０が一度にアクセスできる。

次にＡｘ、Ａｙの値が同じで、５ｘ＝１．５ｙ＝０の場
合を考えると第４図において出力反転回路４００の出力
が“００“に、出力反転回路４１２の出力は−１３６”
となる。従って加算器４０４の出力は“−１３６”、出
力反転回路４０８の出力ＡＸ、は“１３５”となる。以
下同様にしてＡｘ、は（−１３６＋１）の反転出力とし
て１３４′に、Ａｘ、は１３３”、ＡＸ３は“１３２”
　となる。従って第８図のＸが“１３２〜１３５″、ｙ
が“２１０〜２１３”で指示されるブロック８１がアク
セスできることになる。５ｘ＝Ｏ，５ｙ＝１の場合も同
様にして、Ｘが“１３５〜１３８″、ｙが′２０７〜２
１０″で指示されるブロック８２が１度にアクセスでき
、５ｘ＝１，５ｙ＝ｔの場合はブロック８３が１度にア
クセスできる。

尚、本実施例ではＸアドレス部、Ｘアドレス部゛　　　
の出力反転回路４００〜４０３及び５００〜５０３に入
力する固定値を“３，２，１．０″の順に設定したがこ
れに限定されるものでなく、例えば“２，１．Ｏ，−１
”の順にすれば基準となるアドレスＡＸ、Ａｙ　（本実
施例ではＡｘ＝１３５゜Ａｙ＝２１０）がブロックの端
でなく内側にくるようになる。

また、データ入出力部のローデータ付トランシーバは、
ビット配置を変更してＣＰＵ側で処理し易くするための
もので、ビット配列を変更する必要がなければ無くても
良い。

以上説明したように本実施例によれば、メモリにアクセ
スする時、任意のアドレスを基準とし、その前後に渡る
２次元のブロックデータを１度にアクセスできるという
効果がある。またブロック内の基準となるアドレス位置
を自由に変更できるため、例えば図形データや文字デー
タの認識のためのトレース等が簡単に行えるという効果
がある。

［発明の効果］以上述べた如く本発明によれば、任意のアドレスを基準
とし、その前後に渡って２次元のブロック単位にアクセ
スできるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリ回路の構成図、第２図は本実施例のメモリ回路とＣＰＵとの接続を示す
図、第３図はメモリアレイの具体的な回路例を示す図、第４図はＸアドレス部の具体的な回路例を示す図、第５図はＸアドレス部の具体的な回路例を示す図、第６図はデータ入出力部の具体的な回路例を示す図、第７図は画像空間とピクセルとの関係を示す図、第８図は本実施例の画像空間上におけるブロック単位の
アクセスを説明した図である。図中、１０・・・メモリアレイ、１１・・・Ｘアドレス
部、１２・・・Ａｘ、１３・・・Ｘアドレス部、１４・
・・Ａｙ、１５・・・データ人出力部、１７・・・デー
タバス、２０・・・書込信号（ＷＲ）、２１・・・セレ
クト信号（ＤＳ）、７０・・・画像空間、７１・・・ビ
クセル、８０〜８３・・・ブロック、１００・・・メモ
リ、１０１・・・ＣＰＵ、３００〜３１５・・・・・・
メモリ素子、４００〜４０３，５００〜５０３・・・出
力反転回路、４０４〜４０７，５０４〜５０７・・・加
算器、４０８〜４１２．５０８〜５１２・・・出力反転
回路、６００〜６０７・・・ローデータ付トランシーバ
、６０８゜６０９・・・加算器である。特許出願人　　キャノン株式会社第５図一一一一一一一−・−Ｘ第７図

Claims

【特許請求の範囲】

ｎ×ｍのマトリクス状に配設されたメモリ素子を備えた
メモリ配列と、入力されたアドレス情報をもとに前記メ
モリ配列の行方向アドレスを出力する第１のアドレス手
段と、前記アドレス情報をもとに前記メモリ配列の列方
向のアドレスを出力する第２のアドレス手段と、前記第
１及び第２のアドレス手段によりアドレスされた前記メ
モリ配列にデータアクセスを行う入出力手段とを備えた
メモリ回路であつて、前記第１および第２のアドレス手
段は前記アドレス情報の前後に渡つてｎ×ｍ個の単位で
前記メモリ素子をアドレスする手段を備えたことを特徴
とするメモリ回路。