JPS61226881A - 画像デ−タ処理装置 - Google Patents
画像デ−タ処理装置Info
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- JPS61226881A JPS61226881A JP6502785A JP6502785A JPS61226881A JP S61226881 A JPS61226881 A JP S61226881A JP 6502785 A JP6502785 A JP 6502785A JP 6502785 A JP6502785 A JP 6502785A JP S61226881 A JPS61226881 A JP S61226881A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、パターン０識、医用診断、資源探索等ディジ
タル画像データ処理を必要とする装置に関するもので、
画像メモリへのデータの入出力の制御に係るものである
。
タル画像データ処理を必要とする装置に関するもので、
画像メモリへのデータの入出力の制御に係るものである
。
［発明の技術的背景］
画像情報をディジタルで表現し、計＊＊又は専用の処理
装置で処理する手法はパターン認識、医用診断等の種々
の分野で使用されている。 ディジタル画像は１画面を
複数個の画素に分割し、１画素の情報をディジタルで表
悦する。 濃淡画像の場合は１画素を複数ビット、通常
８ビットで表現する。 画像データは膨大であって大容
量のメモリが必要となると共にデータ処理時間も長（な
る。 画像データは８ピット単位で処理するのが一般的
で、バイト単位のデータを画像メモリに入出力する回数
は非常に多くなり、又同じデータを何回も入出力する必
要がある。 画像データ処理時間は画像メモリの入出カ
スピードに主として左右されるのが現状である。 従来
の１６ビット幅の計算機の例では、８ビット（バイト）
単位の画像データは１６ビット幅の画像メモリ（以下メ
モリと呼ぶこともある）に第７図に示す番地振り分けに
なって格納される。 即ち画像データはメモリの１アド
レスに２バイトで、バイト単位にアドレス番号がつけら
れている。 第８図のメモリのブロック図においてアド
レス信号Ａ ＋ｓ〜八〇へメモリの番地指定であるが八
〇はメモリ回路には直接入力されないで上位の８ビット
（Ａ ｏ ”’ ０のとき）であるか下位の８ビット（
Ａｏ−１のとき）であるかを識別するのに利用される。
装置で処理する手法はパターン認識、医用診断等の種々
の分野で使用されている。 ディジタル画像は１画面を
複数個の画素に分割し、１画素の情報をディジタルで表
悦する。 濃淡画像の場合は１画素を複数ビット、通常
８ビットで表現する。 画像データは膨大であって大容
量のメモリが必要となると共にデータ処理時間も長（な
る。 画像データは８ピット単位で処理するのが一般的
で、バイト単位のデータを画像メモリに入出力する回数
は非常に多くなり、又同じデータを何回も入出力する必
要がある。 画像データ処理時間は画像メモリの入出カ
スピードに主として左右されるのが現状である。 従来
の１６ビット幅の計算機の例では、８ビット（バイト）
単位の画像データは１６ビット幅の画像メモリ（以下メ
モリと呼ぶこともある）に第７図に示す番地振り分けに
なって格納される。 即ち画像データはメモリの１アド
レスに２バイトで、バイト単位にアドレス番号がつけら
れている。 第８図のメモリのブロック図においてアド
レス信号Ａ ＋ｓ〜八〇へメモリの番地指定であるが八
〇はメモリ回路には直接入力されないで上位の８ビット
（Ａ ｏ ”’ ０のとき）であるか下位の８ビット（
Ａｏ−１のとき）であるかを識別するのに利用される。
データ信号Ｄ １５〜Ｄ０がメモリ素子の入出力信号
となる。
となる。
このメモリからソフト（プログラム命令）で８ビットの
データを読み出す場合を考える。 まずこのデータの格
納されている場所（Ａ１．〜Ａ、で指定されるアドレス
）の１６ビットのデータをＣＰＵに取り込む。 次にア
ドレス信号の最下位ビット八〇の値により読み出すデー
タは上位の８ビットであるか下位の８ビットであるかを
ＣＰＵ等が判断して所望の８ビットデータを読み出す。
データを読み出す場合を考える。 まずこのデータの格
納されている場所（Ａ１．〜Ａ、で指定されるアドレス
）の１６ビットのデータをＣＰＵに取り込む。 次にア
ドレス信号の最下位ビット八〇の値により読み出すデー
タは上位の８ビットであるか下位の８ビットであるかを
ＣＰＵ等が判断して所望の８ビットデータを読み出す。
従ってソフトで１６ビットのデータを読み出す場合より
も時間を要する。
も時間を要する。
次に８ビットのデータ（例えばり、〜Ｄ、）をメモリの
予め指定されたアドレス（例えばＡ ＋ｓ〜Ａ１番地の
下位（Ａｏ−１）８ビットの場所）に格納する場合につ
いて第９図を参照して説明する。
予め指定されたアドレス（例えばＡ ＋ｓ〜Ａ１番地の
下位（Ａｏ−１）８ビットの場所）に格納する場合につ
いて第９図を参照して説明する。
まずメモリの（Ａ、〜Ａ、）番地に格納されている１６
ビットのデータ（ｄｏ ＝ ｄ、ｓ ）を読み出し、第
９図（ａ）のようにこのデータをＣＰＵの適当なレジス
タに準備する。 次にアドレス信号の最下位ビット八〇
の信号が例えば１であれば第９図（ｂ）及び（ｄ ”）
に示すデータを準備する。 次に（ａ）と（ｄ）のレジ
スタのビット毎の積をとり（ｂ）を加える演算処理によ
って（「）に示すデータが得られる。 これをメモリに
書き込む。
ビットのデータ（ｄｏ ＝ ｄ、ｓ ）を読み出し、第
９図（ａ）のようにこのデータをＣＰＵの適当なレジス
タに準備する。 次にアドレス信号の最下位ビット八〇
の信号が例えば１であれば第９図（ｂ）及び（ｄ ”）
に示すデータを準備する。 次に（ａ）と（ｄ）のレジ
スタのビット毎の積をとり（ｂ）を加える演算処理によ
って（「）に示すデータが得られる。 これをメモリに
書き込む。
格納すべき場所が上位８ビットの場合即ち八〇−〇の場
合には（Ｃ）及び（ｅ ）に示すデータを準備し前記と
同様の処理をすればよい。
合には（Ｃ）及び（ｅ ）に示すデータを準備し前記と
同様の処理をすればよい。
［背景技術の問題点］
前述のように１６ビット幅の画像メモリに８ビット単位
でデータの入出力をソフトで行う場合には時間がかかる
。 特に８ビットのデータをメモリに格納する場合は複
雑であり非常に時間がかかる。
でデータの入出力をソフトで行う場合には時間がかかる
。 特に８ビットのデータをメモリに格納する場合は複
雑であり非常に時間がかかる。
他方計算機（マイコン）のビット幅は４→８→１６→３
２と移行されている。 画像データは膨大であり、ビッ
ト幅の広い計算機に移行すると画像メモリのビット幅も
これに合わせた方が有利なことが多く ８→１６→３２
ビット幅と広くなる傾向がある。
２と移行されている。 画像データは膨大であり、ビッ
ト幅の広い計算機に移行すると画像メモリのビット幅も
これに合わせた方が有利なことが多く ８→１６→３２
ビット幅と広くなる傾向がある。
しかし画像データは８ビット（バイト）単位であるので
メモリのビット幅が広くなるとバイト単位でのデータの
入出力はより複雑となりデータ処理に多くの時間を要し
問題となる。
メモリのビット幅が広くなるとバイト単位でのデータの
入出力はより複雑となりデータ処理に多くの時間を要し
問題となる。
［発明の目的］
本発明の目的は、前記問題点を解決し、画像メモリのビ
ット幅が増加しても、８ビット単位での画像データの入
出力を高速で実行できる画像データ処理装置を提供する
ことである。
ット幅が増加しても、８ビット単位での画像データの入
出力を高速で実行できる画像データ処理装置を提供する
ことである。
［発明の概要］
本発明は、計算機のビット幅と画像メモリのビット幅が
互いに等しく且つ２ｎ＋３ビット（１６，３２゜６４・
・・）である画像データ処理装置に適用される。
互いに等しく且つ２ｎ＋３ビット（１６，３２゜６４・
・・）である画像データ処理装置に適用される。
２ｎ＋３ビットとすることによりアドレス信号の最下位
のｎビットの信号、例えば１６ビット幅（ｎ■１）のメ
モリの場合にはビット八〇を、また３２ビット幅（ｎ−
２）のメモリの場合には最下位の２ビットＡ、Ａ、を制
御信号として利用できる。
のｎビットの信号、例えば１６ビット幅（ｎ■１）のメ
モリの場合にはビット八〇を、また３２ビット幅（ｎ−
２）のメモリの場合には最下位の２ビットＡ、Ａ、を制
御信号として利用できる。
本発明は、メモリのリードライト信号、前記のメモリの
最下位のｎビットの信号及びデータビット長を指定する
信号との３つの制御信号により画像メモリの入出力デー
タを選択的にバイト単位で入出力するインターフェイス
回路をつくり、この回路をメモリのデータ入出力端子と
データバスとの間に挿入した画像データ処理装置である
。 また本発明は、メモリへの８ビット単位でのデータ
入出力を従来のプログラミングによるソフト的な方法に
変えて、インターフェイス回路によるハードで行い、そ
のデータ入出力のスピードを高速としたものである。
最下位のｎビットの信号及びデータビット長を指定する
信号との３つの制御信号により画像メモリの入出力デー
タを選択的にバイト単位で入出力するインターフェイス
回路をつくり、この回路をメモリのデータ入出力端子と
データバスとの間に挿入した画像データ処理装置である
。 また本発明は、メモリへの８ビット単位でのデータ
入出力を従来のプログラミングによるソフト的な方法に
変えて、インターフェイス回路によるハードで行い、そ
のデータ入出力のスピードを高速としたものである。
前記３つの制御信号による前記の機能を有するインター
フェイス回路の構成は各種あるが、一般的には画像メモ
リが２ｎ＋３ピット幅で、インターフェイス回路が２個
以上のゲートを有するマルチプレクサと２個以上の双方
向より読み出し書き込みが可能なレジスタと制御回路と
から構成されることが望ましく、特に画像メモリが１６
ビット幅の場合には、インターフェイス回路は４個のゲ
ートを有するマルチプレクサと、２個の双方向性のレジ
スタと、制御回路とから構成されることが、望ましい実
施態様である。 また画像メモリが８ビット単位で書き
込みできる２ｎ＋３ビット幅の画像メモリの場合には、
インターフェイス回路はレジスタを省略して、２個以上
のゲートを有するマルチプレクサとすることができる。
フェイス回路の構成は各種あるが、一般的には画像メモ
リが２ｎ＋３ピット幅で、インターフェイス回路が２個
以上のゲートを有するマルチプレクサと２個以上の双方
向より読み出し書き込みが可能なレジスタと制御回路と
から構成されることが望ましく、特に画像メモリが１６
ビット幅の場合には、インターフェイス回路は４個のゲ
ートを有するマルチプレクサと、２個の双方向性のレジ
スタと、制御回路とから構成されることが、望ましい実
施態様である。 また画像メモリが８ビット単位で書き
込みできる２ｎ＋３ビット幅の画像メモリの場合には、
インターフェイス回路はレジスタを省略して、２個以上
のゲートを有するマルチプレクサとすることができる。
特に画像メモリが８ビット単位で書き込みできる１６
ビット幅のメモリの場合インターフェイス回路はレジス
タを持たない４個のゲートを有するマルチプレクサとす
ることができる。
ビット幅のメモリの場合インターフェイス回路はレジス
タを持たない４個のゲートを有するマルチプレクサとす
ることができる。
［発明の実施例１
本発明の実施例を第１図に示す。 １は１６ビット幅の
画像メモリである。 画像メモリのデータ入出力端子と
データバスＤＣＨ，ＤＣＬとの間にインターフェイス回
路２が挿入される。 インク−フェイス回路２は、４個
のゲートＧ１．Ｇ２゜Ｇ３及びＧ４からなるマルチプレ
クサ３と、２個のレジスタＲＥＧ１及びＲＥＧ２と、制
御回路とからなっている。 第１図のＲ／Ｗはメモリの
リード（ｌみ込み）又はライト（書き込み）信号であり
、Ａ、はメモリのアドレスを指定する信号の最下位（Ｌ
ＳＢ）ビットであり、Ｃｍはデータのビット長が１６ビ
ット又は８ビットのいずれかを指定する信号である。
メモリ入出力バスのＤＡＨｌＤＡＬは８ビットのバスで
あり、その信号はレジスタＲＥＧ１、ＲＥＧ２を介して
双方向のゲートＧ１ないしＧ４のいずれかを通過してＤ
ＣＨ。
画像メモリである。 画像メモリのデータ入出力端子と
データバスＤＣＨ，ＤＣＬとの間にインターフェイス回
路２が挿入される。 インク−フェイス回路２は、４個
のゲートＧ１．Ｇ２゜Ｇ３及びＧ４からなるマルチプレ
クサ３と、２個のレジスタＲＥＧ１及びＲＥＧ２と、制
御回路とからなっている。 第１図のＲ／Ｗはメモリの
リード（ｌみ込み）又はライト（書き込み）信号であり
、Ａ、はメモリのアドレスを指定する信号の最下位（Ｌ
ＳＢ）ビットであり、Ｃｍはデータのビット長が１６ビ
ット又は８ビットのいずれかを指定する信号である。
メモリ入出力バスのＤＡＨｌＤＡＬは８ビットのバスで
あり、その信号はレジスタＲＥＧ１、ＲＥＧ２を介して
双方向のゲートＧ１ないしＧ４のいずれかを通過してＤ
ＣＨ。
ＤＣＬの信号となる。 制御回路はＲ／Ｗ１Ａ。
及びＣ−を入力し、レジスタ及びマルチプレクサ３を制
御する信号を出力する。 レジスタＲＥＧ１、ＲＥＧ２
はそれぞれ８ビットで構成され、ＲＥＧｌはＤＡＨ及び
ＤＢＨの両側がらり−ド及びライトが可能である。 Ｒ
ＥＧ２もＲＥＧＩ同様にＤＡＬ及びＤＢＬの両側がらり
−ド及びライトが可能である。
御する信号を出力する。 レジスタＲＥＧ１、ＲＥＧ２
はそれぞれ８ビットで構成され、ＲＥＧｌはＤＡＨ及び
ＤＢＨの両側がらり−ド及びライトが可能である。 Ｒ
ＥＧ２もＲＥＧＩ同様にＤＡＬ及びＤＢＬの両側がらり
−ド及びライトが可能である。
第１表は制御信号Ｒ／Ｗ、Ａ、及びＣｗａの各種の組合
せに対応したマルチプレクサの動作を、また第２表は前
記制御信号の組合せに対応したレジスタの動作をそれぞ
れ示す。
せに対応したマルチプレクサの動作を、また第２表は前
記制御信号の組合せに対応したレジスタの動作をそれぞ
れ示す。
第１表
第２表
第１表及び第２表を参照してインターフェイス回路の動
作を説明する。 項目（４）は１６ビットのメモリ読み
出しであり第１図でＤＡＨ４ＲＥＧ１→Ｇ２、ＤＡＬ→
ＲＥＧ２→Ｇ３と信号は通過する。 項目（５）は上位
８ビットの読み出し動作となりＤＡＨ−４ＲＥＧ１→Ｇ
４、Ｇ１、Ｇ２は開かず“ＯＮがＤＣＨに出力される。
作を説明する。 項目（４）は１６ビットのメモリ読み
出しであり第１図でＤＡＨ４ＲＥＧ１→Ｇ２、ＤＡＬ→
ＲＥＧ２→Ｇ３と信号は通過する。 項目（５）は上位
８ビットの読み出し動作となりＤＡＨ−４ＲＥＧ１→Ｇ
４、Ｇ１、Ｇ２は開かず“ＯＮがＤＣＨに出力される。
項目（６）は下位８ビットの読み出し動作でＤＡＬ→
ＲＥＧ２→Ｇ３、ＧＩＧ２は開かず“ＯｎがＤＣＨに出
力される。 項目（１）は１６ビットのメモリーき込み
動作でＤＣＬ４Ｇ３→ＲＥＧ２→ＤＡＬ。
ＲＥＧ２→Ｇ３、ＧＩＧ２は開かず“ＯｎがＤＣＨに出
力される。 項目（１）は１６ビットのメモリーき込み
動作でＤＣＬ４Ｇ３→ＲＥＧ２→ＤＡＬ。
ＤＣＨ→Ｇ２→ＲＥＧ１→ＤＡＨとなる。 項目（２）
及び項目（３）は８ビットの書き込み動作であり、第２
図を参照して説明する。 （１）、アドレス信号Ａ
Ｉ５〜八〇を指定する。 （２）、項目（４）のモー
ドでメモリをＲＥＧｌ、ＲＥＧ２へ読み出す（Ｄ、〜Ｄ
、の１６ビットのデータ）。
及び項目（３）は８ビットの書き込み動作であり、第２
図を参照して説明する。 （１）、アドレス信号Ａ
Ｉ５〜八〇を指定する。 （２）、項目（４）のモー
ドでメモリをＲＥＧｌ、ＲＥＧ２へ読み出す（Ｄ、〜Ｄ
、の１６ビットのデータ）。
（３）、項目（２）又は（３）のモードでＤＣＨ。
［）ＯＬよりライトデータを入力する。 ライトデータ
が上位８ビットの場合すなわちＡｏ−０のときは項目（
２）のモードで、上位８ビットのデータ（ｄｏ−ｄｔ
）はＲＥＧｌにセットされるがＲＥＧ２には信号がセッ
トされずレジスタの内容は第２図（３）に示すようにな
る。 ライトデータが下位８ビットの場合は同様にして
レジスタの内容は同図（３′）に示すようになる。 こ
の準備されたデータをメモリに書き込めばよい。 第３
図に第１図の回路ブロック図を示す。 以上の説明は上
位８ビット、下位８ビットが同時にデータライトされる
装置の場合である。
が上位８ビットの場合すなわちＡｏ−０のときは項目（
２）のモードで、上位８ビットのデータ（ｄｏ−ｄｔ
）はＲＥＧｌにセットされるがＲＥＧ２には信号がセッ
トされずレジスタの内容は第２図（３）に示すようにな
る。 ライトデータが下位８ビットの場合は同様にして
レジスタの内容は同図（３′）に示すようになる。 こ
の準備されたデータをメモリに書き込めばよい。 第３
図に第１図の回路ブロック図を示す。 以上の説明は上
位８ビット、下位８ビットが同時にデータライトされる
装置の場合である。
これに対し画像メモリが第６図に示すように８ビット単
位で書き込みできる場合にはインターフェイス回路のレ
ジスタを省略することができる。
位で書き込みできる場合にはインターフェイス回路のレ
ジスタを省略することができる。
ただし第１表の項目２及び項目３のマルチプレクサの動
作を次の様に変更する。 項目２はＯ”→ＤＢＬ、ＤＣ
Ｌ−＋ＤＢＨ，項目３はＤＣＬ→ＤＢＬ、 “０”→０
８１−１とする。 第４図は第６図の回路のアドレス信
号の入力の接続を、第５図は第６図の回路のマルチプレ
クサに入る制御信号をそれぞれ示すものである。 以上
１６ビット幅の画像メモリの実施例についてのべたが、
メモリのビット幅が３２ビット（ｎ−２）、６４ピツト
（ｎ＝３）等となった場合にも本発明は使用可能である
。
作を次の様に変更する。 項目２はＯ”→ＤＢＬ、ＤＣ
Ｌ−＋ＤＢＨ，項目３はＤＣＬ→ＤＢＬ、 “０”→０
８１−１とする。 第４図は第６図の回路のアドレス信
号の入力の接続を、第５図は第６図の回路のマルチプレ
クサに入る制御信号をそれぞれ示すものである。 以上
１６ビット幅の画像メモリの実施例についてのべたが、
メモリのビット幅が３２ビット（ｎ−２）、６４ピツト
（ｎ＝３）等となった場合にも本発明は使用可能である
。
例えば３２ビット幅のメモリの場合にはアドレス信号の
最下位の２ビットの信号即ちＡ、Ａ、の２本を１Ｉｉｌ
Ｊ ｉｌｌ信号として利用する。 この場合インターフ
ェイス回路のレジスタは例えば４個、マルチプレクサを
構成するゲートの数は例えば８個とすればよい。
最下位の２ビットの信号即ちＡ、Ａ、の２本を１Ｉｉｌ
Ｊ ｉｌｌ信号として利用する。 この場合インターフ
ェイス回路のレジスタは例えば４個、マルチプレクサを
構成するゲートの数は例えば８個とすればよい。
［発明の効果］
（１）パターン認識装置、医療診断装置等に含まれる画
像データ処理装置の取り扱う画像データは膨大であり、
第９図に示すプログラム処理では非常に時間がかかり、
プログラムも長くなる。 この発明による画像メモリと
マルチプレクサを含むインターフェイス回路とのハード
ウェアによれば画像データの入出カスピードは大幅に改
善され、プログラムも簡単になり高速画像処理が可能と
なる。
像データ処理装置の取り扱う画像データは膨大であり、
第９図に示すプログラム処理では非常に時間がかかり、
プログラムも長くなる。 この発明による画像メモリと
マルチプレクサを含むインターフェイス回路とのハード
ウェアによれば画像データの入出カスピードは大幅に改
善され、プログラムも簡単になり高速画像処理が可能と
なる。
（２）画像メモリのビット幅を考慮しないで動作させる
ことができブＯグラミング、デバッグが簡単になる。
ことができブＯグラミング、デバッグが簡単になる。
（３）画像メモリのビット幅を１６．３２．６４と広く
することによりメモリのリードは１回で２゜４．８画素
のデータを読み出すことができそれをインターフェイス
回路で分離してデータを用いるのでメモリのリード時間
がそれぞれ１／２ 、 １／４ 、 １／８と高速化で
きる。
することによりメモリのリードは１回で２゜４．８画素
のデータを読み出すことができそれをインターフェイス
回路で分離してデータを用いるのでメモリのリード時間
がそれぞれ１／２ 、 １／４ 、 １／８と高速化で
きる。
又メモリのリード時間よりインターフェイス回路の処理
時間が短いのでより高速で画像データの入出力が可能と
なる。
時間が短いのでより高速で画像データの入出力が可能と
なる。
（４）パターン認識装置等では第２図の（１）。
（２）と（３）、（４）は同一ステップで実行可能であ
り２ステツプでバイトデータのライト操作を実行でき高
速でバイト処理する計算機が得られる。
り２ステツプでバイトデータのライト操作を実行でき高
速でバイト処理する計算機が得られる。
第１図は本発明による画像メモリとインターフェイス回
路のブロック図、第２図は第１図の回路で８ビット単位
のデータ（ｄｏ〜ｄ、 ）をメモリに書き込む手順図、
第３図、第４図及び第５図は本発明の実施例のブロック
図、第６図は８ビット単位で磨き込みできるメモリを使
用したときの本発明の実施梱のブロック図、第７図は１
６ビット幅の計算機のメモリ番地振り分は図、第８図は
第７図のメモリ番地振り分けではアドレス信号のＬＳＢ
（Ａ、）はメモリ素子に直接接続されていないことを
示す図、第９図は従来のソフト的にバイトデータをメモ
リに書き込む手順図である。 １・・・画像メモリ、 ２・・・インターフェイス回路
、３・・・マルチプレクサ、 Ｒ／Ｗ・・・メモリのリ
ードライト信号、 八〇・・・メモリのアドレス信号の
ＬＳＢ、 ０ｗ８・・・データビット長を指定する信
号、ＤＣＨ，ＤＣＬ・・・データバス（上位８ビット、
下位８ビット）、 ＲＥＧｌ、ＲＥＧ２・・・レジスタ
、０１〜Ｇ４・・・ゲート。 第１ｆ！１ データλ本力１号Ｈヂザｘ’ｇ信嘔り 第２図 第３図 第４ｒｇＪ テ°′−タイ客８
データイもづ第５図 データ値号Ｈデータ鵠ム 第６図 第７図 第８図 ＄９図
路のブロック図、第２図は第１図の回路で８ビット単位
のデータ（ｄｏ〜ｄ、 ）をメモリに書き込む手順図、
第３図、第４図及び第５図は本発明の実施例のブロック
図、第６図は８ビット単位で磨き込みできるメモリを使
用したときの本発明の実施梱のブロック図、第７図は１
６ビット幅の計算機のメモリ番地振り分は図、第８図は
第７図のメモリ番地振り分けではアドレス信号のＬＳＢ
（Ａ、）はメモリ素子に直接接続されていないことを
示す図、第９図は従来のソフト的にバイトデータをメモ
リに書き込む手順図である。 １・・・画像メモリ、 ２・・・インターフェイス回路
、３・・・マルチプレクサ、 Ｒ／Ｗ・・・メモリのリ
ードライト信号、 八〇・・・メモリのアドレス信号の
ＬＳＢ、 ０ｗ８・・・データビット長を指定する信
号、ＤＣＨ，ＤＣＬ・・・データバス（上位８ビット、
下位８ビット）、 ＲＥＧｌ、ＲＥＧ２・・・レジスタ
、０１〜Ｇ４・・・ゲート。 第１ｆ！１ データλ本力１号Ｈヂザｘ’ｇ信嘔り 第２図 第３図 第４ｒｇＪ テ°′−タイ客８
データイもづ第５図 データ値号Ｈデータ鵠ム 第６図 第７図 第８図 ＄９図
Claims (1)
- 【特許請求の範囲】 １ ｎを自然数とする２＾ｎ＾＋＾３ビット幅の計算機
により制御されこれとデータの授受を行う ２＾ｎ＾＋＾３ビット幅の画像メモリと、メモリのリー
ドライト信号、メモリのアドレス信号の最下位のｎビッ
トの信号及びデータビット長を指定する信号とからなる
制御信号により前記画像メモリの入出力データを選択的
に１バイト単位で入出力するインターフェイス回路とを
有し且つ該インターフェイス回路が前記画像メモリのデ
ータ入出力端子とデータバスとの間に挿入されたことを
特徴とする画像データ処理装置。 ２ 画像メモリが２＾ｎ＾＋＾３ビット幅であり、イン
ターフェイス回路が２個以上のゲートを有するマルチプ
レクサと２個以上の双方向より読み出し書き込みが可能
なレジスタと制御回路とからなる特許請求の範囲第１項
記載の画像データ処理装置。 ３ 画像メモリが１６ビット幅であり、インターフェイ
ス回路のマルチプレクサが４個のゲートを有しレジスタ
が２個である特許請求の範囲第２項記載の画像データ処
理装置。 ４ 画像メモリが８ビット単位で書き込みできる２＾ｎ
＾＋＾３ビット幅の画像メモリであり、一方インターフ
ェイス回路が２個以上のゲートを有するマルチプレクサ
でレジスタを持たないインターフェイス回路である特許
請求の範囲第１項記載の画像データ処理装置。 ５ 画像メモリが８ビット単位で書き込みできる１６ビ
ット幅の画像メモリであり、インターフェイス回路が４
個のゲートを有するマルチプレクサからなる特許請求の
範囲第４項記載の画像データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6502785A JPS61226881A (ja) | 1985-03-30 | 1985-03-30 | 画像デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6502785A JPS61226881A (ja) | 1985-03-30 | 1985-03-30 | 画像デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226881A true JPS61226881A (ja) | 1986-10-08 |
Family
ID=13275079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6502785A Pending JPS61226881A (ja) | 1985-03-30 | 1985-03-30 | 画像デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226881A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961474B1 (en) | 1998-02-27 | 2005-11-01 | Shikino High-Tech Co., Ltd. | Huffman encoder for encoding/decoding DCT coefficients |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114620A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Data transfer control system |
| JPS5619578A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Information processor |
-
1985
- 1985-03-30 JP JP6502785A patent/JPS61226881A/ja active Pending
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