JP4650459B2 - 半導体装置およびデータ処理装置 - Google Patents
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上記アドレス生成手段は、上記記憶手段に上記複合データを書き込むとき、上記付加情報データを参照せずに書き込みアドレスを生成し、上記記憶手段に記憶されている複合データを読み出すとき、上記付加情報データを参照して読み出しアドレスを生成し、
上記出力手段は、上記アドレス生成手段から印加された読み出しアドレスに基づいて上記アクセス手段が読みだした複合データに含まれる主データを出力する、
半導体装置が提供される。
すなわち、本発明のデータ処理装置によれば、付加情報として解像度の異なる複数の階層の画像データを示すフラグ信号を記憶することによって、解像度の高い下位階層の画素データと上位階層の画素データを示すフラグを読み出すことで、解像度の低い上位階層の画素データを得ることができる。これによって、下位階層の画素データとフラグ情報のみを記憶することで、異なる解像度を持つ画像信号を少ない記憶容量の画像メモリで記憶することができ、解像度変換などの画像処理を容易に実現できる。
図示のように、本発明の実施の形態の半導体装置は、メモリセルアレイ10、アドレス発生部20、アドレスデコード42,44、レジスタ52,54,62,64,66を有する。
メモリセルアレイ10は、例えば、行列状に配置されている複数のメモリセルと、行列の各行ごとに配置されているワード線及び行列の各列ごとに配置されているビット線を備えている。ワード線を指定することにより、当該ワード線に接続されているメモリセルが指定され、また、ビット線を指定することにより、当該ビット線に接続されているメモリセルが指定される。さらに、ビット線を通じて、指定したメモリセルに対してデータを書き込み、または指定したメモリセルの記憶データを読み出すことができる。
なお、本実施形態のメモリセルアレイ10において、アクセスは複合データを単位として行われる。即ち、一回の書き込みまたは読み出しにおいて、複合データのビット数分のメモリセルが一括して選択される。
図2は本発明に係るデータ処理装置の第1の実施形態としての画像データ処理装置を示す概念図である。
図示のように、本実施形態の画像データ処理装置は、メモリセルアレイ10、アドレス発生部20、アドレス演算部30、アドレスデコーダ40及びレジスタ50によって構成されている。
図示のように、本例の画像データ処理装置は、メモリセルアレイ10、カウンタ22、加算器32、Xアドレスデコーダ42、Yアドレスデコーダ44、レジスタ52,54、レジスタ62,64,66及び選択回路70によって構成されている。
メモリセルアレイ10は、図2に示す本実施形態の概念図とほぼ同じように、画素データと付加情報データとを含む複合データを記憶する。
加算器32は、カウント値CNTと選択回路70によって選択された信号を加算し、加算結果をアドレスADRとして、レジスタA(レジスタ62)に供給する。
Xアドレスデコーダ42は、例えば、レジスタ62に保持されているアドレスADRの上位mビットに応じて、メモリセルアレイ10においてカラムを選択するカラムデコーダである。
Yアドレスデコーダ44は、例えば、レジスタ62に保持されているアドレスADRの下位nビットに応じて、メモリセルアレイ10においてロウを選択するロウデコーダである。
レジスタ54は、メモリセルアレイ10から読み出した付加情報データDa を保持し、外部に出力する。
レジスタ66は、外部から入力される付加情報データを保持し、保持した付加情報データをメモリセルアレイ10に供給する。
レジスタ64と66の出力データを合わせて、複合データが形成される。即ち、本実施形態の画像データ処理装置において、レジスタ64と66によって、複合データ形成手段が構成されている。
図4に示すように、選択回路70は、読み出し/書き込み信号(R/W)に応じて、入力データを選択して加算器32に供給する。読み出しのとき、選択回路70は付加情報データを選択して加算器32に供給し、書き込みのとき、選択回路70はデータ“0”を選択して加算器32に供給する。
図5は本発明に係るデータ処理装置、たとえば、画像データ処理装置の第2の実施形態を示す構成図である。
図示のように、本実施形態の画像データ処理装置は、画像メモリ100、画素選択器120、選択回路130及び判定回路140によって構成されている。
選択回路130は、判定回路140からの選択制御信号SC に応じて画像メモリ100から読み出した画素データを選択して出力する。
上述したように、本実施形態の画像データ処理装置において、画像メモリ100は、画素データと画素データに対応付けられた付加情報データを含む複合データを記憶する。
また、本実施形態において、付加情報データは、例えば、解像度の異なる画像データを表す場合、解像度の高い下位階層の画素データに対して、その上位にある解像度の低い画像を形成する画素データを示すフラグデータである。
付加情報データは、図5に示す画素選択器120によって生成される。画素選択器120は、画像メモリ100に格納されている下位階層の画素データに対して、4つの画素ごとに1つの画素を選択して、その画素を示すフラグデータFLGを生成する。画素選択器110によって生成されるフラグデータFLGは、付加情報データとして画素データに付加されて、複合データが生成され、画像メモリ100に記憶される。
最頻値画素は、即ち、4つの画素のうち、もっとも出現頻度の高い画素である。また、中央値画素は、4つの画素の画素データを用いて、所定のフィルタ処理、例えば、メディアンフィルタ処理を行い、フィルタ処理の結果にもっとも近い画素データが選択される。
また、4つの画素データの平均値にもっとも近い画素データを選択することもできる。
このように、画素選択器120において、入力される画素データに応じて付加情報ビットが生成され、そして、画素データとそれに対応付けられる付加情報ビットを合わせて、複合データが生成されて画像メモリ100に格納される。
一方、上位階層の画素データが要求されたとき、選択回路130は、画像メモリ100から読み出した複合データに含まれている付加情報ビットに応じて、画素データを選択して出力する。
階層をもつ画素データを1つの画像メモリによって記憶することが可能である。
本例の画像データ処理装置では、画素選択器120a以外の各構成部分は、図5に示す画像データ処理装置の各対応部分とほぼ同じ構成を有する。本例の画素選択器120aは、図9に示すように、外部から入力される画素関係信号Sd に応じて、画素データを選択し、それに応じてフラグデータFLGまたは他の付加情報データを生成し、画素データに付加して複合データを生成し、画像メモリ100に格納する。
20aが上位階層の画素を選択する場合、外部から入力される画素関係信号Sd
に従って、上位階層の解像度が設定される。この解像度に従って、下位階層の画素から上位階層の画素が選択される。
なお、本発明の画像データ処理装置において、画素関係信号Sd は上位階層の解像度を制御するほか、例えば、上位階層の画素を選択する方法を制御することも可能である。即ち、画素選択器120aは、上述した最頻値画素、中央値画素及び平均値画素などの選択方法のうち、画素関係信号Sd によって指定された方法で上位階層の画素を選択する。
図10は本発明に係るデータ処理装置、たとえば、画像データ処理装置の第3の実施形態を示す構成図である。
図示のように、本実施形態の画像データ処理装置は、メモリセルアレイ10、アドレス発生部20、選択回路24、Xアドレスデコーダ42、Yアドレスデコーダ44、レジスタ52,54及びレジスタ62,64,66によって構成されている。
まず、選択回路24は、アドレス発生部20によって発生したアドレスADR0を選択して、レジスタ62に出力する。
Xアドレスデコーダ42及びYアドレスデコーダ44は、それぞれ入力される列アドレスADRX及び行アドレスADRYに応じて、メモリセルアレイ10において所定のメモリセルを指定する。
図11は本発明に係るデータ処理装置、たとえば、画像データ処理装置の第4の実施形態を示す構成図である。
図示のように、本実施形態の画像データ処理装置は、画像メモリ200、アドレス生成回路220、選択回路230、アドレスバッファ240、ロウデコーダ250、カラムデコーダ260及び入出力バッファ270によって構成されている。
画像メモリ200は、画素データと画素データに対応付けられた付加情報データからなる複合データを記憶する。また、本実施形態の画像メモリ200は、前述した本発明の他の各実施形態のメモリセルアレイと同様に、複合データを一つのアクセス単位としてデータの書き込みまたは読み出しを行う。
即ち、画像メモリ200において、入力されたアドレスに応じて、当該アドレスによって指定されたメモリセルが選択され、選択されたメモリセルに対して、画素データ及びそれに対応付けられた付加情報データを含む複合データの書き込みまたは読み出しが行われる。
なお、走査方向情報に基づくアドレスADR1の生成について後にさらに詳しく説明する。
アドレスバッファ240は、選択回路230によって選択されたアドレスADRを保持し、ロウデコーダ250及びカラムデコーダ260にそれぞれ出力する。
本実施形態の画像データ処理装置は、画像メモリ200から複合データを読み出すとき、通常の動作モードと始点指定モードの2つの動作モードで動作可能である。
図12は、本実施形態の画像メモリ200に格納されている画素データ及び付加情報データを含む複合データの一例を示す概念図である。図示のように、各画素データに付加情報データである走査方向データが対応付けられている。画像メモリ200において、画素データとそれに対応付けられている走査方向データからなる複合データが記憶される。
図14において、例えば、画素P0は開始画素である。読み出しにおいて、最初に開始画素P0に対応するアドレスが外部から入力される。このアドレスに応じて、開始画素P0の画素データ及びそれに対応付けられた付加情報データ、即ち、走査方向データが読み出される。アドレス生成回路220によって、画素P0に対応付けられた走査方向データD0に基づき、次の読み出し対象となる画素P1に対応するアドレスが生成され、これに応じて画素P1の画素データ及びそれに対応付けられた走査方向データD1が読み出される。そして、読み出した走査方向データに基づき、さらに次の読み出し対象となる画素P2に対応するアドレスD2が生成される。
読み出しアドレスADRi には、行アドレスADRYi と列アドレスADRXi が含まれている。即ち、ADRi =(ADRYi ,ADRXi )である。同様に、読み出しアドレスADRi+1 には、行アドレスADRYi+1 と列アドレスA
DRXi+1 が含まれている。即ち、ADRi+1 =(ADRYi+1 ,ADRXi+1
)である。
Di =000のとき、
ADRYi+1 =ADRYi −1
ADRXi+1 =ADRXi
Di =001のとき、
ADRYi+1 =ADRYi −1
ADRXi+1 =ADRXi +1
Di =010のとき、
ADRYi+1 =ADRYi
ADRXi+1 =ADRXi +1
Di =011のとき、
ADRYi+1 =ADRYi +1
ADRXi+1 =ADRXi +1
Di =100のとき、
ADRYi+1 =ADRYi +1
ADRXi+1 =ADRXi
Di =101のとき、
ADRYi+1 =ADRYi +1
ADRXi+1 =ADRXi −1
Di =110のとき、
ADRYi+1 =ADRYi
ADRXi+1 =ADRXi −1
Di =111のとき、
ADRYi+1 =ADRYi −1
ADRXi+1 =ADRXi −1
画素データとそれにに対応付けられた付加情報データを含む複合データが画像メモリの所定の領域に記憶され、読み出しのとき、指定された画素の画素データとともに、その画素に対応付けられた付加情報データも同時に読み出される。当該付加情報データに基づいて所定の画像データ処理を実現できる。
例えば、付加情報として、連続して入力されるフレーム画像において所定の注目ブロックに対応する過去の動きベクトルを格納することで、動き推定において当該過去の動きベクトルに応じて探索領域を適宜予測して設定することによって、例えばブロックマッチング処理における探索領域を小さく設定することができ、等価的に大きな探索領域において動き推定を実現でき、動き推定の高速化、効率化を実現でき、推定精度の向上を実現できる。
また、本発明の画像データ処理装置によれば、付加情報として解像度の異なる複数の階層の画像データを示すフラグ信号を記憶することによって、解像度の高い下位階層の画素データと上位階層の画素データを示すフラグを読み出すことで、解像度の低い上位階層の画素データを得ることができる。これによって、下位階層の画素データとフラグ情報のみを記憶することで、異なる解像度を持つ画像信号を少ない記憶容量の画像メモリで記憶することができ、解像度変換などの画像処理を容易に実現できる。
さらに、本発明の画像データ処理装置によれば、付加情報として、ある注目のオブジェクトにおける画素の走査方向を示す走査方向情報を記憶し、読み出しのとき、読み出しの開始点となる開始画素のアドレスのみを指定することで、当該開始画素の画素データに対応付けられた付加情報データから次の読み出し対象の画素データのアドレスが自動的に生成できるので、オブジェクトを形成するすべての画素の画素データを順次読み出すことができる。これによって、任意の形状を有するオブジェクトの画素データの読み出しにおいて、アドレス制御を容易に実現できるという利点がある。
Claims (8)
- 画像データである主データと、上記主データに対応付けられ、次の画像データである主データの読み出しのための情報を含む付加情報データを含む複合データを一つのアクセス単位として記憶する記憶手段と、
アドレス生成手段と、
上記アドレス生成手段から印加された読み出しアドレスに基づいて上記記憶手段に記憶されている上記複合データを読み出し、または、上記アドレス生成手段から印加された書き込みアドレスに基づいて上記記憶手段に上記複合データを書き込む、アクセス手段と、 出力手段と
を具備し、
上記アドレス生成手段は、
上記記憶手段に上記複合データを書き込むとき、上記付加情報データを参照せずに書き込みアドレスを生成し、
上記記憶手段に記憶されている複合データを読み出すとき、上記付加情報データを参照して読み出しアドレスを生成し、
上記出力手段は、上記アドレス生成手段から印加された読み出しアドレスに基づいて上記アクセス手段が読みだした複合データに含まれる主データを出力する、
半導体装置。 - 上記記憶手段、上記アクセス手段、上記アドレス生成手段及び上記出力手段は、一つの半導体チップ上に形成されている、
請求項1に記載の半導体装置。 - 画素データと、上記画素データに対応付けられ、次の画素データの読み出しのための情報を含む付加情報データとを含む複合データを一つのアクセス単位として記憶する記憶手段と、
上記付加情報データを参照して読み出しアドレスを生成する、アドレス生成手段と、
上記アドレス生成手段から印加された読み出しアドレスに基づいて上記記憶手段から複合データを読み出す、データ読み出し手段と、
上記データ読み出し手段が読みだした複合データに含まれる画素データを出力する、出力手段と、
を具備する、
データ処理装置。 - 上記記憶手段は、第1の解像度をもつ第1の画像の画素データと、上記付加情報データとしての上記画素データに付加されたフラグデータとを含む複合データを一つのアクセス単位として記憶し、
上記出力手段は、上記データ読み出し手段によって読み出した上記複合データに含まれている上記フラグデータに基づき、所定の画素データ単位で上記画素データを選択し出力する、
請求項3に記載のデータ処理装置。 - 当該データ処理装置は、上記出力手段により出力される画素データにより、上記第1の画像と異なる第2の解像度をもつ第2の画像を形成する画像処理手段をさらに備える、
請求項4に記載のデータ処理装置。 - 当該データ処理装置は、上記第1の画像の画素データに対して、所定の画素ごとに1つの画素を選択し、当該選択された画素データを上記第2の画像を形成する第2の画素データとして、フラグデータを付加して上記複合データを生成する複合データ生成手段をさらに備える、
請求項5に記載のデータ処理装置。 - 上記画像処理手段は、上記データ読み出し手段によって読み出された上記フラグデータに応じて、当該フラグデータに対応付けられた上記画素データが上記第2の画像を形成する画素データであるか否かを判断する判断手段と、
上記判断手段の判断結果に応じて上記画素データを選択する選択手段と、
を有する、
請求項4に記載のデータ処理装置。 - 上記データ処理装置は、画像データ処理装置である、
請求項3に記載のデータ処理装置。
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