JP2901188B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP2901188B2 JP63333615A JP33361588A JP2901188B2 JP 2901188 B2 JP2901188 B2 JP 2901188B2 JP 63333615 A JP63333615 A JP 63333615A JP 33361588 A JP33361588 A JP 33361588A JP 2901188 B2 JP2901188 B2 JP 2901188B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は素子領域及び配線領域を有し、配線領域内
に設けられたデータバスをバス駆動回路により駆動する
ようにした半導体集積回路に関する。
（従来の技術） 第５図は一般的なマイクロコントローラのレイアウト
を示す図である。マイクロコントローラの内部には、CP
U11,ROM12,RAM13,タイマ14及び入出力ポート15等の種々
の機能ブロックが存在している。これら機能ブロック間
のデータ転送はデータバス16を介して行われる。このデ
ータバス16はデータを転送するための信号線の集合であ
り、４ビットのマイクロコントローラの場合には４本の
信号線が、８ビットの場合には８本の信号線がそれぞれ
設けられている。
第６図は、第５図のようにレイアウトされたマイクロ
コントローラが８ビット構成のものであり、データバス
16がD0〜D7からなる８本の信号線で構成されている場合
のデータバス16、タイマ14及び入出力ポート15の一部の
具体的な回路図であり、第７図はこのデータバス16の中
の１本の信号線D5を使用してデータの転送を行なう場合
の動作の一例を示すタイミングチャートである。
まず、クロック信号φが“0"の期間では、信号線D5に
接続されているプリチャージ用のＰチャネルMOSトラン
ジスタ21がオンし、この信号線D5が“1"にプリチャージ
される。クロック信号φが“1"の期間、制御信号Ａが
“1"にされていれば、タイマ14内のANDゲート22の出力
が“1"になり、このゲート22の出力が供給されるＮチャ
ネルMOSトランジスタ23がオンする。このとき、タイマ1
4内のデータData1が“1"であればＮチャネルMOSトラン
ジスタ24がオンするので、信号線D5は上記両トランジス
タ23,24を直列に介して基準電圧（GND）に放電され、信
号線D5のデータは“0"になる。他方、この期間に入出力
ポート15内の制御信号Ｂが“1"であればANDゲート25の
出力が“1"になり、このゲート25の出力がクロック信号
として供給されるラッチ回路26により、上記信号線D5上
の“0"のデータがラッチされ、その反転出力データData
2が“1"になる（第７図中の期間T1）。
また、クロック信号φが“1"、制御信号Ａが“1"、デ
ータData1が“1"のときに制御信号Ｂが“0"ならば、タ
イマ14により信号線D5のデータは“0"に設定されるが、
入出力ポート15内のラッチ回路26にはクロック信号が供
給されないので、ラッチ回路26の出力データData2は変
化しない（第７図中の期間T2）。
さらに、クロック信号φが“1"で制御信号Ａが“1"の
とき、タイマ14内のデータData1が“0"であれば、Ｎチ
ャネルMOSトランジスタ23はオフする。このときは信号
線D5から基準電圧GNDに至る電流経路が形成されないの
で、予めプリチャージされた信号線D5の“1"のデータ
は、この信号線に存在する寄生容量によってそのままダ
イナミックに保持される。他方、この期間に制御信号Ｂ
が“1"であれば、ラッチ回路26により上記信号線D5上の
“1"のデータがラッチされ、その反転出力データData2
が“0"になる（第７図中の期間T3）。
このように、データバスを使用してデータを転送する
場合に、予めプリチャージ期間にデータバスの寄生容量
に蓄えられた電荷を放電するか否かによってデータを転
送する方法は、データバスの寄生容量に電荷を蓄えるプ
リチャージ期間中にはデータの転送が行なえないという
問題がある。しかし、データバスを駆動するバスドライ
バとしての２個のMOSトランジスタ23,24がＮチャネルMO
Sトランジスタのみで構成されているため、データバス
に寄生する容量がＰチャネル及びＮチャネル両方のMOS
トランジスタを用いたCMOS型のバスドライバに比べて少
なくなり、データ転送速度の高速化を図ることができる
という長所がある。
第８図は上記第６図回路におけるバスドライバを構成
する２個のＮチャネルMOSトランジスタ23,24をLSI上に
形成した場合の従来のパターン平面図である。なお、第
６図と対応する箇所には同じ符号を付している。データ
バス16を構成する８本の信号線D0〜D7は、チップ上の配
線領域30において、それぞれ金属、例えばアルミニウム
によって構成されている。また、この配線領域30内に
は、上記信号線D7に隣接して他の信号線31が何本か形成
されている。これらの配線31もアルミニウムによって構
成されている。さらに、上記信号線31に隣接した素子領
域32内には、アルミニウムによって構成された基準電圧
（GND）用の電源配線33が設けられている。
また、第８図において、34,35及び36は前記２個のＮ
チャネルMOSトランジスタ23,24のソース，ドレインとな
るＮ型拡散層であり、拡散層34はコンタクトホール37を
介して前記信号線D5と接続され、拡散層36はコンタクト
ホール38を介してGNDの電源配線33と接続されている。
さらに拡散層34,35の相互間には前記ＮチャネルMOSトラ
ンジスタ23のゲート電極となり、前記ANDゲート22の出
力である信号Ａ・φが供給される多結晶シリコン配線39
が設けられ、同様に拡散層35,36相互間には前記Ｎチャ
ネルMOSトランジスタ24のゲート電極となり、前記デー
タData1が供給される多結晶シリコン配線40が設けられ
ている。
このように従来では、バスドライバが接続されるGND
用の電源配線として、通常、素子領域内に設けられ、論
理回路を構成するときに使用されるGND用の電源配線が
共用される。ところで、配線領域30と素子領域32内に設
けられた電源配線33との間には図示しないが、種々の素
子が形成されている場合が多い。このため、拡散層36の
長さは必然的に長くなり、この拡散層36における等価抵
抗は高いものになる。
また、LSIに内蔵される機能ブロックが複雑な処理を
行ない、その構成が巨大化するのに伴い、上記配線領域
30は拡大していく。また、データのビット長が４ビッ
ト、８ビットから16ビット、32ビットへと大きくなるこ
とも配線領域の拡大に拍車をかけている。
第９図はデータのビット長が32ビットになり、これに
よりデータバス16がD0〜D31の32本の信号線に増加する
ことによって配線領域30が拡大した場合の、前記第８図
に対応するパターン平面図である。配線領域30が拡大す
ることにより、拡散層36の長さは第８図の場合と比べて
長くなる。
第10図は上記第９図のバスドライバの等価回路図であ
る。この場合、Ｎ型拡散層36が長くなることにより、バ
スドライバ内のトランジスタ24（第８図に図示）のソー
スとGND用の電源配線33との間には等価的に大きな抵抗
Ｒが挿入されたことになる。このようにトランジスタ24
のソース側に大きな抵抗が入ることにより、信号線D5の
放電特性が悪化することになる。すなわち、信号線D5を
放電する際には、２個のMOSトランジスタ23,24及び上記
抵抗Ｒを直列に介して電流が流れる。そして、この電流
が流れることにより上記抵抗Ｒに電圧降下が発生し、こ
れによりトランジスタ24のソース電位が上昇する。この
結果、このトランジスタ24は、電流の流れ始めでは第11
図の特性図中のａ点で動作していたものが、ソース電位
が上昇することによってドレイン，ソース間電圧VDS及
びゲート，ソース間電圧VGSが共に低下し、ｂ点に動作
点が移動する。その結果、バスドライバに流れる電流の
値が減少し、信号線D5の電荷が放電されるのに要する時
間が長くなる。また、ソース電位の上昇はＮチャネルMO
Sトランジスタのチャネル下の電位とソース電位との電
位差VBSを低下させることになる。VBSの低下はＮシャネ
ルMOSトランジスタにより大きなバックゲートバイアス
効果を発生させ、その閾値電圧を上昇させるため、電流
はさらに減少する。
従来、素子領域内のGNDの電源配線をバスドライバで
共用することは、バスドライバのソース抵抗の増大を招
き、バスドライバの放電特性を悪化させるという欠点が
ある。
（発明が解決しようとする課題） このように従来では、バス駆動回路を素子領域に設け
られた電源配線に接続しているので、バス駆動回路の放
電特性が悪化し、データ転送の高速化を図ることができ
ないという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、バス駆動回路の放電特性を悪化さ
せることがなく、データの転送が高速に行なえる半導体
集積回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、素子領域及び配線領域
を有する半導体集積回路において、上記配線領域内に形
成され複数の信号配線が並行して配設されたデータバス
と、上記配線領域内で上記複数の信号配線の相互間に設
けられ、これら信号配線と並行して配設され、予めプリ
チャージされた上記信号配線をプリチャージレベルとは
異なるレベルに設定するための電源電位を伝達する１つ
の電源配線と、上記信号配線のうちのいずれか１つに一
端が接続され、上記１つの電源配線に他端が接続され、
ソース、ドレイン拡散層が上記配線領域下部の基板内に
形成された少なくとも１個のMOSトランジスタで構成さ
れたバス駆動回路と を具備したことを特徴とする。
この発明の半導体集積回路は、素子領域及び配線領域
を有する半導体集積回路において、上記配線領域内に形
成され複数の信号配線が並行して配設されたデータバス
と、上記配線領域内で上記複数の信号配線の相互間に設
けられ、これら信号配線と並行しかつ互いに隣り合わな
いようにして配設され、予めプリチャージされた上記信
号配線をプリチャージレベルとは異なるレベルに設定す
るための電源電位をそれぞれ伝達する２つ以上の電源配
線と、上記信号配線のうちのいずれか１つに一端が接続
され、上記２つ以上の電源配線のうちのいずれか１つに
他端が接続され、ソース、ドレイン拡散層が上記配線領
域下部の基板内に形成されたそれぞれ少なくとも１個の
MOSトランジスタで構成された２つ以上のバス駆動回路
とを具備したことを特徴とする。
（作用） 配線領域内にバス駆動回路専用の電源配線を設けるこ
とにより、配線領域が拡大しても、バス駆動回路を構成
するMOSトランジスタの拡散層の長さが長くならず、こ
れにより拡散層における抵抗の増大を防止することがで
きる。さらに、バス駆動回路専用の電源配線をデータバ
スの信号配線の相互間に配置することにより、バス駆動
回路を構成するMOSトランジスタの拡散層の長さをより
短縮することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明の途中で考えられた半導体集積回路
のパターン平面図であり、前記第６図回路におけるバス
ドライバを構成する２個のＮチャネルMOSトランジスタ2
3,24をLSI上に形成した場合のものである。なお、第１
図において、前記第６図と対応する箇所には同じ符号を
付して説明を行なう。データバス16はそれぞれ金属、例
えばアルミニウムからなる８本の信号線D0〜D7によって
構成されており、このデータバス16はチップ上の配線領
域30に形成されている。また、配線領域30内には上記デ
ータバス16に隣接して、アルミニウムによって構成され
た基準電圧（GND）用の電源配線41が設けられている。
また、第１図において、34,35及び36は前記２個のＮ
チャネルMOSトランジスタ23,24のソース，ドレインとな
るＮ型拡散層であり、拡散層34はコンタクトホール37を
介してデータバス16を構成する１本の信号線、例えば信
号線D5と接続され、拡散層36はコンタクトホール38を介
してGNDの電源配線41と接続されている。さらに拡散層3
4,35の相互間には前記ＮチャネルMOSトランジスタ23の
ゲート電極となり、前記ANDゲート22の出力である信号
Ａ・φが供給される多結晶シリコン配線39が設けられ、
同様に拡散層35,36相互間には前記ＮチャネルMOSトラン
ジスタ24のゲート電極となり、前記データData1が供給
される多結晶シリコン配線40が設けられている。
第２図は第１図におけるＡ−Ａ′線に沿った素子構造
を示す断面図であり、図中、42はＰ型基板、43はフィー
ルド酸化膜である。
第１図の半導体集積回路では、配線領域30内にバスド
ライバ専用のGNDの電源配線41を設け、この電源配線41
にバスドライバとしてのトランジスタの拡散層36を接続
するようにしている。このため、データバス16と上記電
源配線41との間には従来のように素子領域内の各種素子
が形成されていないので、上記拡散層36の長さを従来よ
りも短くすることができる。この結果、前記第10図の等
価回路中の抵抗Ｒの値を低減させることができ、これに
よってデータバスの放電特性の悪化を防止することがで
きる。すなわち、単時間でデータバスの放電を行なわせ
ることができ、これによりデータ転送の高速化を図るこ
とができる。
第３図はこの発明に係る半導体集積回路の第１の実施
例によるパターン平面図である。この実施例では、前記
電源配線41を、データバス16を構成する８本の信号線D0
〜D7のちょうど中間、すなわち信号線D3とD4の間に配置
するようにしたものである。なお、この実施例ではデー
タバス16の信号線D7を駆動するバスドライバ51と、デー
タバス16の信号線D1を駆動するバスドライバ52の２個の
バスドライバが図示されている。Ｎ型拡散層53,54及び5
5は一方のバスドライバ51内の２個のＮチャネルMOSトラ
ンジスタのソース，ドレインを構成しており、拡散層53
はコンタクトホール56を介して上記電源配線41に接続さ
れ、拡散層55はコンタクトホール57を介して上記信号線
D7に接続されており、拡散層53,54の相互間には一方の
ＮチャネルMOSトランジスタのゲート電極となる多結晶
シリコン配線58が設けられ、同様に拡散層54,55相互間
には他方のＮチャネルMOSトランジスタのゲート電極と
なる多結晶シリコン配線59が設けられている。同様に、
Ｎ型拡散層60,61及び62は他方のバスドライバ52内の２
個のＮチャネルMOSトランジスタのソース，ドレインを
構成しており、拡散層60はコンタクトホール63を介して
上記信号線D1に接続され、拡散層62はコンタクトホール
64を介して上記電源配線41に接続されており、拡散層6
0,61の相互間には一方のＮチャネルMOSトランジスタの
ゲート電極となる多結晶シリコン配線65が設けられ、同
様に拡散層61,62相互間には他方のＮチャネルMOSトラン
ジスタのゲート電極となる多結晶シリコン配線66が設け
られている。また、配線領域30内には、データバス16の
信号線D0に隣接して他の信号線67が形成されており、信
号線D7に隣接して他の信号線68が形成されている。
この実施例のように、データバス16を構成する８本の
信号線D0〜D7の中間に電源配線41を配置することによ
り、GNDの電源配線41から最も遠く離れたデータバス16
内の信号線D0もしくはD7との間の距離は高々信号線Ｄの
３本分の距離となる。これに対し、第１図の場合、GND
の電源配線41から最も遠く離れたデータバス16内の信号
線D0との間の距離は信号線Ｄの７本分以上の距離とな
る。この結果、この実施例によれば、最も遅いデータバ
スの放電時間を、第１図の場合よりも短縮することがで
きる。
第４図はこの発明に係る半導体集積回路の第２の実施
例によるパターン平面図である。この実施例は、第３図
の実施例に対してデータバス16が16本の信号線D0〜D15
に増加しており、これによりデータバス16の間には２本
の電源配線41A,41Bを配置したものである。すなわち、
一方の電源配線41Aは信号線D3とD4の間に配置し、他方
の電源配線41Bは信号線D11とD12の間に配置している。
なお、第４図では、データバス16の信号線D9を駆動する
バスドライバ71と、データバス16の信号線D7を駆動する
バスドライバ72の２個のバスドライバが図示されてい
る。Ｎ型拡散層73,74及び75は一方のバスドライバ71内
の２個のＮチャネルMOSトランジスタのソース，ドレイ
ンを構成しており、拡散層73はコンタクトホール76を介
して上記信号線D9に接続され、拡散層75はコンタクトホ
ール77を介して上記電源配線41Bに接続されており、拡
散層73,74の相互間には一方のＮチャネルMOSトランジス
タのゲート電極となる多結晶シリコン配線78が設けら
れ、同様に拡散層74,75相互間には他方のＮチャネルMOS
トランジスタのゲート電極となる多結晶シリコン配線79
が設けられている。同様に、Ｎ型拡散層80,81及び82は
他方のバスドライバ72内の２個のＮシャネルMOSトラン
ジスタのソース，ドレインを構成しており、拡散層80は
コンタクトホール83を介して上記電源配線41Aに接続さ
れ、拡散層82はコンタクトホール84を介して上記信号線
D7に接続されており、拡散層80,81の相互間には一方の
ＮチャネルMOSトランジスタのゲート電極となる多結晶
シリコン配線85が設けられ、同様に拡散層81,82相互間
には他方のＮチャネルMOSトランジスタのゲート電極と
なる多結晶シリコン配線86が設けられている。また、配
線領域30内には、データバス16の信号線D0に隣接して他
の信号線67が形成されており、信号線D7に隣接して他の
信号線68が形成されている。
この実施例は、データバスの信号線の数が増加して配
線領域30が拡大された場合に、配線領域30内に設けられ
るGND用の電源配線の数を必要に応じて増加させるよう
にしたものである。従って、この実施例によれば、デー
タバスの信号線の数が増加して配線領域30が拡大された
場合であっても、GND用の電源配線と接続される各拡散
層の長さを従来よりも短くすることができ、これにより
データ転送の高速化を図ることができる。
なお、この実施例の場合、GND用の電源配線の数は２
本に限定されるものではなく、データバスを構成する信
号線の数に応じて複数本設けるようにすればよい。
［発明の効果］ 以上説明したようにこの発明によれば、配線領域内に
バス駆動回路専用の電源配線を設けるように構成したの
で、バス駆動回路の放電特性を悪化させることがなく、
データの転送が高速に行なえる半導体集積回路を提供す
ることができる。
【図面の簡単な説明】
第１図はこの発明の途中で考えられた半導体集積回路の
パターン平面図、第２図は第１図におけるＡ−Ａ′線に
沿った素子構造を示す断面図、第３図はこの発明に係る
半導体集積回路の第１の実施例によるパターン平面図、
第４図はこの発明に係る半導体集積回路の第２の実施例
によるパターン平面図、第５図は一般的なマイクロコン
トロ ーラのレイアウトを示す図、第６図は第５図のマイクロ
コントローラの一部の具体的な回路図、第７図は第６図
回路の動作の一例を示すタイミングチャート、第８図は
上記第６図回路をLSI上に形成した場合のその一部の従
来の構成を示すパターン平面図、第９図は配線領域が拡
大した場合の上記第８図に対応したパターン平面図、第
10図は上記第９図のバスドライバの等価回路図、第11図
は第10図の等価回路の特性図である。 16……データベース、30……配線領域、34,35,36,53,5
4,55,60,61,62,73,74,75,80,81,82……Ｎ型拡散層、37,
38,76,77,83,84……コンタクトホール、39,40,78,79,8
5,86……多結晶シリコン配線、41,41A,41B……電源配
線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 和正 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭61−20349（ＪＰ，Ａ) 特開 昭63−229511（ＪＰ，Ａ) 特開 昭63−126263（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】素子領域及び配線領域を有する半導体集積
    回路において、 上記配線領域内に形成され複数の信号配線が並行して配
    設されたデータバスと、 上記配線領域内で上記複数の信号配線の相互間に設けら
    れ、これら信号配線と並行して配設され、予めプリチャ
    ージされた上記信号配線をプリチャージレベルとは異な
    るレベルに設定するための電源電位を伝達する１つの電
    源配線と、 上記信号配線のうちのいずれか１つに一端が接続され、
    上記１つの電源配線に他端が接続され、ソース、ドレイ
    ン拡散層が上記配線領域下部の基板内に形成された少な
    くとも１個のMOSトランジスタで構成されたバス駆動回
    路と を具備したことを特徴とする半導体集積回路。
  2. 【請求項２】素子領域及び配線領域を有する半導体集積
    回路において、 上記配線領域内に形成され複数の信号配線が並行して配
    設されたデータバスと、 上記配線領域内で上記複数の信号配線の相互間に設けら
    れ、これら信号配線と並行しかつ互いに隣り合わないよ
    うにして配設され、予めプリチャージされた上記信号配
    線をプリチャージレベルとは異なるレベルに設定するた
    めの電源電位をそれぞれ伝達する２つ以上の電源配線
    と、 上記信号配線のうちのいずれか１つに一端が接続され、
    上記２つ以上の電源配線のうちのいずれか１つに他端が
    接続され、ソース、ドレイン拡散層が上記配線領域下部
    の基板内に形成されたそれぞれ少なくとも１個のMOSト
    ランジスタで構成された２つ以上のバス駆動回路と を具備したことを特徴とする半導体集積回路。
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