JPH04130659A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04130659A JPH04130659A JP2252524A JP25252490A JPH04130659A JP H04130659 A JPH04130659 A JP H04130659A JP 2252524 A JP2252524 A JP 2252524A JP 25252490 A JP25252490 A JP 25252490A JP H04130659 A JPH04130659 A JP H04130659A
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- transistor
- discharge
- potential
- gate
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 4
- 230000001052 transient effect Effects 0.000 abstract description 8
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路に関し、
ディスチャージトランジスタのゲート電位の変化率を抑
えることにより、ＧＮＤ電位の上昇変動を抑制すること
を目的とし、 共通基板上に複数のユニットを形成し、該ユニット間を
複数ビットのハス線で接続するとともに、該バス線の各
線と高電位側電源線との間にブリチャージトランジスタ
を介在し、且つ、該ハス線の各線と低電位側電源線との
間にディスチャージトランジスタを介在し、所定のタイ
ミング信号に従って前記プリチャージトランジスタを導
通してバス線電位を高電位にプリチャージするとともに
、所定のゲート出力に従って前記ディスチャージトラン
ジスタを導通してバス線電位を低電位にディスチャージ
する半導体集積回路において、前記ディスチャージトラ
ンジスタの入力時定数もしくは前記所定のゲートの出力
時定数を大きくしたことを特徴とし、 好ましくは、前記ハス線の各線ごとのディスチャージト
ランジスタの各入力時定数に差を持たせたことを特徴と
し、 好ましくは、前記ディスチャージトランジスタの各々を
駆動する前記所定のゲートの各出力時定数に差を持たせ
たことを特徴とする。
えることにより、ＧＮＤ電位の上昇変動を抑制すること
を目的とし、 共通基板上に複数のユニットを形成し、該ユニット間を
複数ビットのハス線で接続するとともに、該バス線の各
線と高電位側電源線との間にブリチャージトランジスタ
を介在し、且つ、該ハス線の各線と低電位側電源線との
間にディスチャージトランジスタを介在し、所定のタイ
ミング信号に従って前記プリチャージトランジスタを導
通してバス線電位を高電位にプリチャージするとともに
、所定のゲート出力に従って前記ディスチャージトラン
ジスタを導通してバス線電位を低電位にディスチャージ
する半導体集積回路において、前記ディスチャージトラ
ンジスタの入力時定数もしくは前記所定のゲートの出力
時定数を大きくしたことを特徴とし、 好ましくは、前記ハス線の各線ごとのディスチャージト
ランジスタの各入力時定数に差を持たせたことを特徴と
し、 好ましくは、前記ディスチャージトランジスタの各々を
駆動する前記所定のゲートの各出力時定数に差を持たせ
たことを特徴とする。
本発明は、半導体集積回路、特にハス線動作を高速化し
た半導体集積回路に関する。
た半導体集積回路に関する。
半導体集積回路が大規模化すると、集積回路内の各ユニ
ット間を接続するハス線の引き回しが長くなり、線路抵
抗や容量が増大する結果、バス線の電位変化が遅くなっ
てしまう。これは、半導体集積回路の動作速度を向上す
る上での阻害要因となるので、解決が求められる。
ット間を接続するハス線の引き回しが長くなり、線路抵
抗や容量が増大する結果、バス線の電位変化が遅くなっ
てしまう。これは、半導体集積回路の動作速度を向上す
る上での阻害要因となるので、解決が求められる。
大規模半導体集積回路のバス線動作を高速化する技術と
して「ダイナミックな動作をするバス線」が知られてい
る。
して「ダイナミックな動作をするバス線」が知られてい
る。
以下、この従来技術を説明すると、第４図は半導体集積
回路のチップレイアウトであり、この例では、機能別の
ユニットブロック１０〜１４が複数個配置され、各ブロ
ック間が複数ビット（例えば３２ピッ日幅のバス線１５
で接続されている。
回路のチップレイアウトであり、この例では、機能別の
ユニットブロック１０〜１４が複数個配置され、各ブロ
ック間が複数ビット（例えば３２ピッ日幅のバス線１５
で接続されている。
チップの中央部付近に配置されたプロ・７り１２にはプ
リチャージ回路１２ａが設けられており、また、バス線
１５に対してデータ出力機能を有するいくつかのブロッ
ク（例えば１３．１４）にはそれぞれディスチャージ回
路１３ａ、１４ａが設けられている。
リチャージ回路１２ａが設けられており、また、バス線
１５に対してデータ出力機能を有するいくつかのブロッ
ク（例えば１３．１４）にはそれぞれディスチャージ回
路１３ａ、１４ａが設けられている。
第５図はｌビット分のハス構成図であり、ビット線Ｂ、
（ｊはＯｌｌ、２、・・・・・・３１、以下間１）は、
プリチャージ回路１２ａのＢ、ビット用のプリチャージ
トランジスタＰＴ、を介して高電位側電源１Ｖｃｃに接
続されるとともに、ディスチャージ回路１３ａ、１４ａ
の各Ｂ、ビット用のディスチャージトランジスタＤＴｉ
、、 、ＤＴｊ、、を介して低電位側電源線ＧＮＤに接
続されている。なお、１３ｂおよび１６はバス線上のデ
ータを読み込むための回路である。
（ｊはＯｌｌ、２、・・・・・・３１、以下間１）は、
プリチャージ回路１２ａのＢ、ビット用のプリチャージ
トランジスタＰＴ、を介して高電位側電源１Ｖｃｃに接
続されるとともに、ディスチャージ回路１３ａ、１４ａ
の各Ｂ、ビット用のディスチャージトランジスタＤＴｉ
、、 、ＤＴｊ、、を介して低電位側電源線ＧＮＤに接
続されている。なお、１３ｂおよび１６はバス線上のデ
ータを読み込むための回路である。
プリチャージトランジスタＰＴ、にはｎチャネル型のＦ
ＥＴトランジスタが使用され、所定の周期でハイ論理を
繰り返すタイミング信号φ、がインバータで反転された
後、ゲートに加えられる。
ＥＴトランジスタが使用され、所定の周期でハイ論理を
繰り返すタイミング信号φ、がインバータで反転された
後、ゲートに加えられる。
すなわち、プリチャージトランジスタＰＴ、は、タイミ
ング信号φ１のハイ論理期間に従って導通し、バス線電
位を周期的にＶｃｃにプリチャージする。
ング信号φ１のハイ論理期間に従って導通し、バス線電
位を周期的にＶｃｃにプリチャージする。
一方、ディスチャージトランジスタＤＴ、、、、Ｄ Ｔ
； ｌ ４にはｎチャネル型のＦＥＴトランジスタが
使用され、それぞれＮＯＲゲートＧ１ｌ３、Ｇｉｒ＜の
出力によって駆動される。ＮＯＲゲートの各出力論理は
、上記φ、に対して所定の位相遅れでハイ論理を繰り返
すタイミング信号φ。、出力イネーブル信号ＥＮＯ，，
ＥＮＯ，、および出力データＤ。、Ｄ２の各論理によっ
て決定され、例えばφ。＝ロー論理、ＥＮｏ０＝ハイ論
理、且つ、Ｄ０＝ロー論理の時に、ＮＯＲゲートＧ１１
．の出力がハイ論理になってディスチャージトランジス
タＤＴ１８．が導通し、バス線電位をＧＮＤに゛ディス
チャージする。これにより、データＤ０の論理（ロー論
理）がバス線上に出力される。
； ｌ ４にはｎチャネル型のＦＥＴトランジスタが
使用され、それぞれＮＯＲゲートＧ１ｌ３、Ｇｉｒ＜の
出力によって駆動される。ＮＯＲゲートの各出力論理は
、上記φ、に対して所定の位相遅れでハイ論理を繰り返
すタイミング信号φ。、出力イネーブル信号ＥＮＯ，，
ＥＮＯ，、および出力データＤ。、Ｄ２の各論理によっ
て決定され、例えばφ。＝ロー論理、ＥＮｏ０＝ハイ論
理、且つ、Ｄ０＝ロー論理の時に、ＮＯＲゲートＧ１１
．の出力がハイ論理になってディスチャージトランジス
タＤＴ１８．が導通し、バス線電位をＧＮＤに゛ディス
チャージする。これにより、データＤ０の論理（ロー論
理）がバス線上に出力される。
すなわち、かかるバス線の基本動作は、第６図に示すよ
うに、タイミング信号φ１の周期でバス線の電位がＶｃ
ｃ （ハイ論理）にセットされるとともに、出力データ
の論理（ロー論理）に従ってバス線の電位がＧＮＤ （
ロー論理）にセントされる。
うに、タイミング信号φ１の周期でバス線の電位がＶｃ
ｃ （ハイ論理）にセットされるとともに、出力データ
の論理（ロー論理）に従ってバス線の電位がＧＮＤ （
ロー論理）にセントされる。
しかしながら、上記従来の半導体集積回路にあっては、
バス線のビ・ノド数分のディスチャージトランジスタを
備え、多ビツトデータ列のビット論理の並びに応じて当
該ディスチャージトランジスタ群を選択的に導通させる
構成となっていたため、例えば、データ中のロー論理ビ
ットの割合が多い場合には、ロー論理ビット数分のディ
スチャージトランジスタが同時に導通する結果、ＧＮＤ
電位が上昇変動してバス線動作を不安定化させるといっ
た問題点があった。
バス線のビ・ノド数分のディスチャージトランジスタを
備え、多ビツトデータ列のビット論理の並びに応じて当
該ディスチャージトランジスタ群を選択的に導通させる
構成となっていたため、例えば、データ中のロー論理ビ
ットの割合が多い場合には、ロー論理ビット数分のディ
スチャージトランジスタが同時に導通する結果、ＧＮＤ
電位が上昇変動してバス線動作を不安定化させるといっ
た問題点があった。
ここで、第７図は３２ビット幅のバス線とそのディスチ
ャージ回路の構成図である。多ビツトデータ列の各ビッ
トＤ０、Ｄｌ、・・・・・・Ｄ３１をロー論理にすると
、当該ロー論理ピントのディスチャージトランジスタが
導通して放電電流がＧＮＤに流れ込むが、導通トランジ
スタの数が多い場合には、多量の電流が短時間にＧＮＤ
に流れ込む結果、ＧＮＤ系のインダクタンス成分により
、過渡電流の変化率（ｄｉ／ｄｔ）に相当する電圧だけ
ＧＮＤ電位が瞬間的に上昇する。
ャージ回路の構成図である。多ビツトデータ列の各ビッ
トＤ０、Ｄｌ、・・・・・・Ｄ３１をロー論理にすると
、当該ロー論理ピントのディスチャージトランジスタが
導通して放電電流がＧＮＤに流れ込むが、導通トランジ
スタの数が多い場合には、多量の電流が短時間にＧＮＤ
に流れ込む結果、ＧＮＤ系のインダクタンス成分により
、過渡電流の変化率（ｄｉ／ｄｔ）に相当する電圧だけ
ＧＮＤ電位が瞬間的に上昇する。
第８図は１つのディスチャージトランジスタの断面図で
ある。寄生バイポーラトランジスタは、ドレイン電極、
ソース電極およびウェル抵抗を介してウェルコンタクト
の間に形成される。
ある。寄生バイポーラトランジスタは、ドレイン電極、
ソース電極およびウェル抵抗を介してウェルコンタクト
の間に形成される。
ディスチャージトランジスタの微細化（ゲート長の短縮
）は、同時に寄生バイポーラトランジスタのベース長も
短くする。
）は、同時に寄生バイポーラトランジスタのベース長も
短くする。
今、ＧＮＤ電位が上昇すると、ウェル抵抗のためにゲー
ト下とソースの電位間に差がつき、これは、寄生バイポ
ーラトランジスタを導通させる方向に作用する。一方、
微細化に伴うベース長の短縮効果も、寄生バイポーラト
ランジスタの導通をより促進する方向に作用する。した
がって、ＧＮＤ電位が上昇変動した場合には、ハイ論理
のバス線の電荷が、当該バス線に繋がる寄生バイポーラ
トランジスタを介してディスチャージされる結果、パス
線動作が不安定化する。
ト下とソースの電位間に差がつき、これは、寄生バイポ
ーラトランジスタを導通させる方向に作用する。一方、
微細化に伴うベース長の短縮効果も、寄生バイポーラト
ランジスタの導通をより促進する方向に作用する。した
がって、ＧＮＤ電位が上昇変動した場合には、ハイ論理
のバス線の電荷が、当該バス線に繋がる寄生バイポーラ
トランジスタを介してディスチャージされる結果、パス
線動作が不安定化する。
本発明は、このような問題点に鑑みてなされたもので、
ディスチャージトランジスタのゲート電位の変化率を抑
えることにより、ＧＮＤ電位の上昇変動を抑制すること
を目的としている。
ディスチャージトランジスタのゲート電位の変化率を抑
えることにより、ＧＮＤ電位の上昇変動を抑制すること
を目的としている。
本発明は、上記目的を達成するために、共通基板上に複
数のユニットを形成し、該ユニット間を複数ビットのバ
ス線で接続するとともに、該ハス線の各線と高電位側電
源線との間にプリチャージトランジスタを介在し、且つ
、該バス線の各線と低電位側電源線との間にディスチャ
ージトランジスタを介在し、所定のタイミング信号に従
って前記プリチャージトランジスタを導通してバス線電
位を高電位にプリチャージするとともに、所定のゲート
出力に従って前記ディスチャージトランジスタを導通し
てバス線電位を低電位にディスチャージする半導体集積
回路において、前記ディスチャージトランジスタの入力
時定数もしくは前記所定のゲートの出力時定数を大きく
したことを特徴とし、 好ましくは、前記バス線の各線ごとのディスチャージト
ランジスタの各入力時定数に差を持たせたことを特徴と
し、 好ましくは、前記ディスチャージトランジスタの各々を
駆動する前記所定のゲートの各出力時定数に差を持たせ
たことを特徴とする。
数のユニットを形成し、該ユニット間を複数ビットのバ
ス線で接続するとともに、該ハス線の各線と高電位側電
源線との間にプリチャージトランジスタを介在し、且つ
、該バス線の各線と低電位側電源線との間にディスチャ
ージトランジスタを介在し、所定のタイミング信号に従
って前記プリチャージトランジスタを導通してバス線電
位を高電位にプリチャージするとともに、所定のゲート
出力に従って前記ディスチャージトランジスタを導通し
てバス線電位を低電位にディスチャージする半導体集積
回路において、前記ディスチャージトランジスタの入力
時定数もしくは前記所定のゲートの出力時定数を大きく
したことを特徴とし、 好ましくは、前記バス線の各線ごとのディスチャージト
ランジスタの各入力時定数に差を持たせたことを特徴と
し、 好ましくは、前記ディスチャージトランジスタの各々を
駆動する前記所定のゲートの各出力時定数に差を持たせ
たことを特徴とする。
本発明では、ディスチャージトランジスタのゲート電位
の変化率が入力時定数、もしくは所定のゲートの出力時
定数に応して小さく抑えられる。
の変化率が入力時定数、もしくは所定のゲートの出力時
定数に応して小さく抑えられる。
このため、ディスチャージトランジスタのオン抵抗の減
少変化が該変化率に応じて緩やかになり、したがって、
ディスチャージトランジスタ１個あたりの過渡電流の変
化率（ｄｉ／ｄｔ）が抑えられる結果、多数のディスチ
ャージトランジスタが同時に導通した場合のＧＮＤ電位
の変動が抑制される。
少変化が該変化率に応じて緩やかになり、したがって、
ディスチャージトランジスタ１個あたりの過渡電流の変
化率（ｄｉ／ｄｔ）が抑えられる結果、多数のディスチ
ャージトランジスタが同時に導通した場合のＧＮＤ電位
の変動が抑制される。
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る半導体集積回路の一実施例を
示す図である。
示す図である。
第１図において、２０．２１は共通の基板上に形成され
たユニットであり、例えば、マイクロコンピュータの各
機能別回路［実行ユニット、μＲＯＭユニット、キャッ
シュ（ＲＡＭ）ユニット、制御ユニットなど］が３亥当
する。
たユニットであり、例えば、マイクロコンピュータの各
機能別回路［実行ユニット、μＲＯＭユニット、キャッ
シュ（ＲＡＭ）ユニット、制御ユニットなど］が３亥当
する。
ユニット間は複数ビット （例えば３２ビツト）のバス
線２２で接続されており、基板の中央部付近に位置する
ユニット２０にはプリチャージ回路２３が含まれ、また
、バス線２２に対してデータの出力機能を有するユニッ
ト２１にはディスチャージ回路２４が含まれている。
線２２で接続されており、基板の中央部付近に位置する
ユニット２０にはプリチャージ回路２３が含まれ、また
、バス線２２に対してデータの出力機能を有するユニッ
ト２１にはディスチャージ回路２４が含まれている。
プリチャージ回路２３は、バス線２２のビット数分のｐ
チャネル型ＭＯＳトランジスタ（プリチャージトランジ
スタ）Ｔｐｏ〜Ｔｐ３１を備えるとともに、所定のタイ
ミング信号（第６図の信号φ１参照）に従って全てのト
ランジスタＴ ｐｏ〜ＴＰ３１を導通させるインバータ
ゲート２５を備え、所定のタイミング信号の繰り返し間
隔でバス線２２を高電位側電源線Ｖｃｃに接続し、バス
線２２の電位を周期的にＶｃｃにプリチャージ（ハイ論
理）する。
チャネル型ＭＯＳトランジスタ（プリチャージトランジ
スタ）Ｔｐｏ〜Ｔｐ３１を備えるとともに、所定のタイ
ミング信号（第６図の信号φ１参照）に従って全てのト
ランジスタＴ ｐｏ〜ＴＰ３１を導通させるインバータ
ゲート２５を備え、所定のタイミング信号の繰り返し間
隔でバス線２２を高電位側電源線Ｖｃｃに接続し、バス
線２２の電位を周期的にＶｃｃにプリチャージ（ハイ論
理）する。
一方、ディスチャージ回路２４は、バス線２２のビット
数分のｎチャネル型ＭＯＳトランジスタ（ディスチャー
ジトランジスタ） Ｔｎｏ ｘＴｎ、、、を備えるとと
もに、出力データ列（３２ビツト）の論理の並びに従っ
てトランジスタ’ｌ’ｎ、、−Ｔｎ３．を選択的に導通
させる３２個のＮＯＲゲート（所定のゲ））Ｇｏ〜Ｇ、
１を備え、出力データ列のロー論理ビットに対応したト
ランジスタを介してバス線２２を選択的に低電位側電源
線ＧＮＤに接続し、バス線２２の選択ビット線電位をＧ
ＮＤにディスチャージ（ロー論理）する。
数分のｎチャネル型ＭＯＳトランジスタ（ディスチャー
ジトランジスタ） Ｔｎｏ ｘＴｎ、、、を備えるとと
もに、出力データ列（３２ビツト）の論理の並びに従っ
てトランジスタ’ｌ’ｎ、、−Ｔｎ３．を選択的に導通
させる３２個のＮＯＲゲート（所定のゲ））Ｇｏ〜Ｇ、
１を備え、出力データ列のロー論理ビットに対応したト
ランジスタを介してバス線２２を選択的に低電位側電源
線ＧＮＤに接続し、バス線２２の選択ビット線電位をＧ
ＮＤにディスチャージ（ロー論理）する。
すなわち、バスｍ２２の論理が、プリチャージトランジ
スタＴ Ｐ ｏ〜ＴｐＩＩによって周期的にハイ論理に
されるとともに、ディスチャージトランジスタＴｎ０〜
Ｔｎ！、によって選択的にロー論理にされ、これにより
、３２ピントデータの論理がバス線２２上に出力される
。
スタＴ Ｐ ｏ〜ＴｐＩＩによって周期的にハイ論理に
されるとともに、ディスチャージトランジスタＴｎ０〜
Ｔｎ！、によって選択的にロー論理にされ、これにより
、３２ピントデータの論理がバス線２２上に出力される
。
ここで、３２個のＮＯＲゲーゲート−０３１の各出力と
ディスチャージトランジスタＴｎ０〜Ｔｎ３のゲート間
には、それぞれ抵抗素子Ｒ０〜Ｒ３１が挿入されている
。
ディスチャージトランジスタＴｎ０〜Ｔｎ３のゲート間
には、それぞれ抵抗素子Ｒ０〜Ｒ３１が挿入されている
。
第２図は１つのＮＯＲゲート（例えばＧｏ）とそれに繋
がるディスチャージトランジスタＴｎ０を示す図であり
、両者は抵抗素子Ｒ０を介して接続されている。
がるディスチャージトランジスタＴｎ０を示す図であり
、両者は抵抗素子Ｒ０を介して接続されている。
ディスチャージトランジスタＴｎ０のゲート電位の変化
率は、当該トランジスタの入力時定数によって決まり、
時定数が大きいほど変化率が小さくなる。すなわち、時
定数を大きくするとゲート電位が徐々に変化するように
なる。入力時定数は入力抵抗骨とトランジスタのゲート
容量分とによって決まり、ここでは、抵抗素子Ｒ０によ
って入力抵抗骨を増大している。なお、ＮＯＲゲートの
オン抵抗を大きくすること、言い換えればＮＯＲゲート
の出力時定数を大きくすることによっても、同様にして
ディスチャージトランジスタのゲート電位の変化率を小
さくすることができる。
率は、当該トランジスタの入力時定数によって決まり、
時定数が大きいほど変化率が小さくなる。すなわち、時
定数を大きくするとゲート電位が徐々に変化するように
なる。入力時定数は入力抵抗骨とトランジスタのゲート
容量分とによって決まり、ここでは、抵抗素子Ｒ０によ
って入力抵抗骨を増大している。なお、ＮＯＲゲートの
オン抵抗を大きくすること、言い換えればＮＯＲゲート
の出力時定数を大きくすることによっても、同様にして
ディスチャージトランジスタのゲート電位の変化率を小
さくすることができる。
このようにゲート電位の変化率を小さくすれば、第２図
に示すように、ディスチャージトランジスタの過渡電流
の変化率（ｄｉ／ｄｔ）を抑えることができ、すなわち
、過渡電流の上昇変化の傾斜を緩やかにすることができ
、ＧＮＤ系のインダクタンス成分によるＧＮＤ電位の上
昇変動を抑制することができる。
に示すように、ディスチャージトランジスタの過渡電流
の変化率（ｄｉ／ｄｔ）を抑えることができ、すなわち
、過渡電流の上昇変化の傾斜を緩やかにすることができ
、ＧＮＤ系のインダクタンス成分によるＧＮＤ電位の上
昇変動を抑制することができる。
したがって、寄生バイポーラトランジスタの不本意な導
通を回避でき、バス線２２の動作を安定化することがで
きる。
通を回避でき、バス線２２の動作を安定化することがで
きる。
なお、３２個の抵抗素子Ｒ０〜Ｒ３１の値に差を付けた
り、あるいは、３２個のＮＯＲゲートＧ ｏ〜Ｇ３Ｉの
出力時定数の大きさに差を付けたりすると、ディスチャ
ージトランジスタのそれぞれの導通タイミングをずらす
ことができ、第３図に示すように、トランジスタごとの
過渡電流１０、ｉ、、ｉ２、・・・・・・に時間差を付
けることができる。
り、あるいは、３２個のＮＯＲゲートＧ ｏ〜Ｇ３Ｉの
出力時定数の大きさに差を付けたりすると、ディスチャ
ージトランジスタのそれぞれの導通タイミングをずらす
ことができ、第３図に示すように、トランジスタごとの
過渡電流１０、ｉ、、ｉ２、・・・・・・に時間差を付
けることができる。
こうすると、ＧＮＤに流れ込む電流の瞬時値を低減する
ことができ、より好ましいものとすることができる。
ことができ、より好ましいものとすることができる。
本発明によれば、ディスチャージトランジスタの入力時
定数、もしくは、該ディスチャージトランジスタを駆動
するための所定のゲートの出力時定数を大きくしたので
、ディスチャージトランジスタのゲート電位の変化率を
抑えることができ、ＧＮＤ電位の上昇変動を抑制するこ
とができる。
定数、もしくは、該ディスチャージトランジスタを駆動
するための所定のゲートの出力時定数を大きくしたので
、ディスチャージトランジスタのゲート電位の変化率を
抑えることができ、ＧＮＤ電位の上昇変動を抑制するこ
とができる。
したがって、寄生バイポーラトランジスタの不本意な導
通を回避してバス線の動作を安定化することができる。
通を回避してバス線の動作を安定化することができる。
第１〜３図は本発明に係る半導体集積回路の一実施例を
示す図であり、 第１図はその全体構成図、 第２図はその要部構成図、 第３図はその時間差を持たせた過渡電流特性図、第４〜
８図は従来例を示す図であり、 第４図はそのレイアウト図、 第５図はそのバス線の要部構成図、 第６図はそのハス線の基本動作タイミング図、第７図は
その３２ビット幅ハス線のディスチャージ回路図、 第８図はそのディスチャージトランジスタの断面図であ
る。 Ｔｐ０〜Ｔｐｚ１・・・・・プリチャージトランジスタ
、 Ｔｎｏ〜Ｔｎ、、・・・・・・ディスチャージトランジ
スタ、 Ｇ０〜Ｇｆｆｌ・・・・・・ＮＯＲゲート（所定のゲー
ト）、 Ｒ０〜Ｒ３１・・・・−抵抗素子、 ２０．２１・・・−・ユニット、 ２２・・・・・・バス線、 ２３・・・・−・プリチャージ回路、 ２４・・・・・・ディスチャージ回路、２５・・・・・
・インバータゲート。 第 図 一実施例の要部構成図 第 図 を 一実施例の時間差を持たせた過渡電流特性図第 図 従来例のレイアウト図 第 図 ｎビット幅バス 従来例のｎビット幅バス線のディスチャージ回路図第７
図
示す図であり、 第１図はその全体構成図、 第２図はその要部構成図、 第３図はその時間差を持たせた過渡電流特性図、第４〜
８図は従来例を示す図であり、 第４図はそのレイアウト図、 第５図はそのバス線の要部構成図、 第６図はそのハス線の基本動作タイミング図、第７図は
その３２ビット幅ハス線のディスチャージ回路図、 第８図はそのディスチャージトランジスタの断面図であ
る。 Ｔｐ０〜Ｔｐｚ１・・・・・プリチャージトランジスタ
、 Ｔｎｏ〜Ｔｎ、、・・・・・・ディスチャージトランジ
スタ、 Ｇ０〜Ｇｆｆｌ・・・・・・ＮＯＲゲート（所定のゲー
ト）、 Ｒ０〜Ｒ３１・・・・−抵抗素子、 ２０．２１・・・−・ユニット、 ２２・・・・・・バス線、 ２３・・・・−・プリチャージ回路、 ２４・・・・・・ディスチャージ回路、２５・・・・・
・インバータゲート。 第 図 一実施例の要部構成図 第 図 を 一実施例の時間差を持たせた過渡電流特性図第 図 従来例のレイアウト図 第 図 ｎビット幅バス 従来例のｎビット幅バス線のディスチャージ回路図第７
図
Claims (3)
- （１）共通基板上に複数のユニットを形成し、該ユニッ
ト間を複数ビットのバス線で接続するとともに、 該バス線の各線と高電位側電源線との間にプリチャージ
トランジスタを介在し、 且つ、該バス線の各線と低電位側電源線との間にディス
チャージトランジスタを介在し、所定のタイミング信号
に従って前記プリチャージトランジスタを導通してバス
線電位を高電位にプリチャージするとともに、 所定のゲート出力に従って前記ディスチャージトランジ
スタを導通してバス線電位を低電位にディスチャージす
る半導体集積回路において、前記ディスチャージトラン
ジスタの入力時定数もしくは前記所定のゲートの出力時
定数を大きくしたことを特徴とする半導体集積回路。 - （２）前記バス線の各線ごとのディスチャージトランジ
スタの各入力時定数に差を持たせたことを特徴とする請
求項（１）記載の半導体集積回路。 - （３）前記ディスチャージトランジスタの各々を駆動す
る前記所定のゲートの各出力時定数に差を持たせたこと
を特徴とする請求項（１）記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252524A JPH04130659A (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252524A JPH04130659A (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130659A true JPH04130659A (ja) | 1992-05-01 |
Family
ID=17238570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2252524A Pending JPH04130659A (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057729A (en) * | 1997-06-17 | 2000-05-02 | Nec Corporation | Power circuit |
-
1990
- 1990-09-20 JP JP2252524A patent/JPH04130659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057729A (en) * | 1997-06-17 | 2000-05-02 | Nec Corporation | Power circuit |
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