JPH0752828B2

JPH0752828B2 - 半導体素子の駆動方法

Info

Publication number: JPH0752828B2
Application number: JP1154672A
Authority: JP
Inventors: 英樹宮崎; 玲彦叶田; 晃造渡辺; 謙一恩田; 靖夫松田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-06-19
Filing date: 1989-06-19
Publication date: 1995-06-05
Anticipated expiration: 2010-06-05
Also published as: US5057721A; JPH0321114A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、パワー半導体装置に係り、特に、制御回路と
高耐電圧大電流の出力段素子を集積化したパワーICに用
いて好適なレベルシフト回路を使用する半導体素子の駆
動方法に関する。

［従来の技術］パワー半導体装置に関する従来技術として、例えば、PC
IM'88 pp32−40に、A HIGH PERFORMANCE MONOLITHIC DM
OS BRIDGH FOR MOTORDRIVEとして記載された技術、実公
昭62−167428号公報等に記載された技術等が知られてい
る。

従来技術によるパワー半導体装置の一例として、パワー
半導体素子をブリツジ接続したインバータ回路が挙げら
れるが、この種半導体装置は、負側パワー半導体素子の
出力端子の電圧を基準電位とする駆動信号を正側パワー
半導体素子に伝達するためのレベルシフト回路が必要で
ある。このようなインバータ回路において、レベルシフ
ト回路は、正側パワー半導体素子の入力端子と負側パワ
ー半導体素子の出力端子とに印加される種電源の電圧に
等しい電圧差の間で信号伝達を行わなければならないも
のである。

近年、この種パワー半導体回路は、それまでのデイスク
リート回路とは異なり、出力段のパワー半導体素子と制
御回路とを１つの半導体基板内に集積化したパワーICと
して開発されているが、このようなパワーICにおいて
は、高電圧差の間で信号伝達を行うレベルシフト回路は
重要な回路要素である。

以下、この種従来技術によるパワーICにおけるレベルシ
フト回路の例を図面により説明する。

第14図は従来技術によるレベルシフト回路の構成を示す
回路図である。第14図において、M1〜M9はMOSトランジ
スタ、I₁、I₂は電流源である。

第14図に示す回路は、MOSトランジスタM7、M8のゲート
に印加される相補的な制御信号により、MOSトランジス
タ９のドレインを介して図示しないパワー半導体素子を
駆動するものである。この第14図に示す回路において、
MOSトランジスタM1とM2、及び、MOSトランジスタM3とM4
は、それぞれ、MOSトランジスタを用いたカレントミラ
ー回路を構成している。このMOSトランジスタM2とM3と
は、互いに相補動作を行い、MOSトランジスタM3がオン
となると、MOSトランジスタM3は、MOSトランジスタM4を
流れている基準電流I₂に等しい電流を流し、この電流
は、電源電圧Vccに接続されているＰ−MOSトランジスタ
M5のゲート電流として作用し、MOSトランジスタM5をオ
ン状態とする。また、同時に、このMOSトランジスタM5
と相補動作を行つているＰ−MOSトランジスタM6はオフ
状態となり、この結果、電源電圧Vccに接続されたＰ−M
OSトランジスタM9のゲートソース間にハイレベルの信号
が印加される。

しかしながら、前述の回路構成では、MOSトランジスタM
2,M3は、それぞれ、ドレイン・ソース及びドレイン・ゲ
ート間に電源電圧Vccに対する耐電圧の特性が、また、M
OSトランジスタM5,M6のゲート・ソース間にも電源電圧V
ccに対する耐電圧の特性が必要である。一般に、MOSト
ランジスタのゲート・ソース間の耐電圧性は、ソース・
ドレイン間耐電圧性に比較して小さく、電源電圧Vccが
数十Ｖの場合には実現性があるが、百Ｖを越える耐電圧
性を持たせることは極めて難しい。

また、第14図に示す回路において、MOSトランジスタM5,
M6のゲート・ソース間に過大な耐電圧を要しないように
する方法として、例えば実開昭62−167428号公報等に記
載された従来技術が知られている。

この従来技術は、MOSトランジスタM5,M6のゲート・ソー
ス間にツエナダイオードを接続するものであるが、この
場合にはツエナーダイオードにカレントミラー回路の電
流I₂が流れ続けることになり、このツエナーダイオード
で電圧損失を生じることになる。

また、第14図に示す回路において、MOSトランジスタM5,
M6を高速にターンオフするためには電流I₁，I₂を多く流
すことが必要であるが、これらの電流は、持続的に流れ
るため、MOSトランジスタM2,M3において、それぞれ、Vc
c・I₁,Vcc・I₂の電力損失を発生させる。このため、従
来技術によるパワーICは、百Ｖを越えるような高電圧差
の間で信号伝達を高速に行うレベルシフト回路を実現す
ることが困難であつた。

［発明が解決しようとする問題点］前記従来技術によるレベルシフト回路は、前述したよう
に百Ｖを越えるような高電圧差の間で信号伝達を行う点
についての配慮がなされておらず、半導体素子の耐電圧
性或いは、信号伝達の速さと損失とがトレードオフ関係
を持つという問題点を有していた。

本発明の目的は、前述した従来技術の問題点を解決し、
高電圧差の間での信号伝達を行う用途に用いて効果的
な、高速な信号伝達と低損失化とを両立させることので
きるレベルシフト回路を用いた半導体素子の駆動方法を
提供することにある。

また、本発明の他の目的は、高耐電圧のレベルシフト回
路を前述した従来技術と同様にカレントミラーを用いて
構成する場合に、通流する電流が設定した基準電流に比
べて大きくなることによる電力損失の増加を招くことを
防止することのできるレベルシフト回路を用いた半導体
素子の駆動方法を提供することにある。

さらに、本発明の他の目的は、高耐電圧のレベルシフト
回路を用いたインバータ等の電力変換装置の正側パワー
半導体素子の駆動方法を提供することにある。

［課題を解決するための手段］一般に、MOSトランジスタにおいては、信号伝達の速さ
は、ゲート・ソース間容量を流れる充電電流の値で決ま
り、この充電期間は数μＳとわずかである。そこで、本
発明は、前記目的を達成するために、信号伝達時にレベ
ルシフト回路に通流する電流の値を制御可能としたもの
である。

すなわち、本発明によれば前記目的は、駆動信号の印加
時から前記ゲート・ソース間容量の充電期間よりわずか
に長い期間、レベルシフト回路に大きな電流（第１の電
流）を流し、この電流によりゲート・ソース間容量の充
電を高速に行い、ゲート・ソース間に、耐電圧を越える
過大な電圧が印加されることを防止するためにツエナダ
イオードを設けると共に、ゲート・ソース間容量の充電
後から伝達すべき信号の終了時まで、ゲート・ソース間
電圧をMOSトランジスタのオン状態を維持できる値に保
つようにしたレベルシフト回路を構成し、この回路を介
して半導体素子に対する駆動回路に駆動信号を与えるよ
うにすることにより達成される。

信号の終了時までの期間、レベルシフト回路に通流する
電流が前述した第１の電流のままであると、レベルシフ
ト回路に印加される高電圧と前記第１の電流とにより発
生する損失が大きくなる。そこで、本発明においては、
レベルシフト回路に流通させる電流を、前記第１の電流
に比べて1/10以下程度の小さな電流（第２の電流）に減
少させるものとする。そして、ゲート・ソース間に高抵
抗を並列に接続し、前記第２の電流とこの高抵抗とによ
り生成されるゲート・ソース間電圧がMOSトランジスタ
のオン状態を維持できる値に保たれるようにする。

また、カレントミラー回路を用いたレベルシフト回路に
おいて、該回路に通流する電流が基準電流より大きくな
ることを防止するために、本発明においては、カレント
ミラー回路を構成する高耐電圧MOSトランジスタのゲー
ト・ドレイン間抵抗と基準電流との積により決まる電圧
が、しきい値電圧以下になるように基準電流を設定する
ようにしている。

さらに、インバータ回路の正側パワー半導体素子の駆動
方法を実現するため、本発明においては、通流させる電
流の値を前記第１の電流又は第２の電流に制御するレベ
ルシフト回路を、１つの正側パワー半導体素子に対して
２個設けるとともに、それぞれのレベルシフト回路の動
作を相補動作となるようにするものである。

［作用］本発明によれば、従来、１つの値に設定されていたレベ
ルシフト回路の電流を、高速な信号伝達を可能にするた
めの第１の電流と、低損失化を可能にするための第２の
電流との２つの電流値に制御することが可能となり、こ
れにより、従来トレードオフ関係にあつた高速な信号伝
達と低損失化を両立させることができる。

また、高耐電圧MOSトランジスタで構成されたカレント
ミラー回路においては、ゲート・ドレイン間抵抗の影響
により、設定した基準電流より大きな電流が流れる傾向
があるが、この傾向は、基準電流が大きくなるほど顕著
である。本発明によれば、この傾向を無視できる範囲内
で、基準電流の設定を行うことが可能となる。

さらに、本発明による半導体素子の駆動方法は、レベル
シフト回路を、インバータ回路の正側パワー半導体素子
に対して２個設け、これらのレベルシフト回路に相補動
作を行わせることにより、前記正側パワー半導体素子に
オン信号とオフ信号とを与えることができるものであ
る。

また、本発明によるレベルシフト回路を用いる半導体素
子の駆動方法は、従来技術の場合に比較して、低損失化
を実現することが可能であり、百Ｖを越えるような高い
電源電圧を使用する用途のパワーICにも適用することが
可能である。

［実施例］以下、本発明の実施例を図面により詳細に説明する。

第１図は本発明に使用するレベルシフト回路の基本構成
である第１の例を示すブロック図、第２図はその動作を
説明する波形図である。第１図において、１はＰチヤン
ネルMOSFET、２は抵抗、３はツエナーダイオード、４は
信号伝達手段、５は電流制御手段、である。

第１図に示すレベルシフト回路の第１の例において、レ
ベルシフトされた駆動信号を出力するＰチヤンネルMOSF
ET1のソース・ゲート間には、抵抗R2とツエナダイオー
ドと３が並列に接続されている。また、ＰチヤンネルMO
SFET1のゲート端子には、信号伝達手段４の１つの端子
が接続されており、ＰチヤンネルMOSFET1のソース・ゲ
ート端子間には、この信号伝達手段４に流れる電流Ｉに
より、Ｒ・Ｉの駆動電圧が印加される。そして、信号伝
達手段４の最低電位にある端子とＰチヤンネルMOSFET1
のソース端子との間には、電位差Ｅがあるものとする。

電流制御手段５は、駆動信号６の入力により信号伝達手
段４に電流Ｉを流すが、このとき、駆動信号６が入力さ
れた時点から予め設定されたt₁の期間、信号伝達手段４
に流れる電流Ｉを、電流I₁なる第１の電流値に維持し、
次に、期間t₁の終了時から駆動信号６の終了時までの期
間t₂に、信号伝達手段４に流れる電流Ｉを前記第１の電
流I₁に比べて小さい電流I₂なる第２の電流値に維持す
る。

次に、第１図に示すレベルシフト回路の第１の例の動作
を第２図に示す各部の波形を用いて説明する。第２図に
おいて、駆動信号６及び電流Ｉは、第１図に示したもの
と同一である。また、ゲート電流IgはＰチヤンネルMOSF
ET1のソース・ゲート間容量Cgsの充電電流であり、ゲー
ト電圧Vgは、ＰチヤンネルMOSFET1のソース・ゲート端
子間の電圧であり、さらに、電圧Ｖは、ＰチヤンネルMO
SFET1のゲート端子と信号伝達手段４の最低電位の端子
との間の電位差を示している。

第２図に示すように、電流制御手段５は、駆動信号６が
入力された時点で信号伝達手段４に電流の通流を開始さ
せ、それ以降の期間t₁の間、信号伝達手段４の、通流電
流値を第１の電流値I₁に維持させる。さらに、電流制御
手段５は、期間t₁の終了時から駆動信号６の終了時まで
の期間t₂の間、信号伝達手段４の電流Ｉを第２の電流値
I₂に維持させる。電流制御手段５により制御される信号
伝達手段４は、前述した期間t₁，t₂において、定電流特
性を持つ電流ＩによりＰチヤンネルMOSFET1を駆動す
る。

この電流Ｉにより、ＰチヤンネルMOSFET1にはゲート電
流Igが流れ、ＰチヤンネルMOSFET1のソース・ゲート端
子間にはツエナダイオード３のアバランシエ電圧Vzによ
りクランプされたゲート電圧Vgが印加される。この電圧
Vzが、ＰチヤンネルMOSFET1のゲートのしきい値電圧に
比べて十分大きいとすれば、ＰチヤンネルMOSFET1はタ
ーンオンする。この場合、ＰチヤンネルMOSFET1のター
ンオンするまでの時間をΔｔ、ＰチヤンネルMOSFET1の
ゲート・ソース間容量をCgsとすれば、これらと前述し
た第１の電流I₁との間に次式に示す関係が与えられる。

Cgs・Vz/Δｔ≒I₁ …………（１）この式から明らかなように、電圧I₁が大きいほどターン
オンするまでの時間Δｔは短くなり、高速な信号伝達が
可能となる。そして、前述した期間t₁は、この期間Δｔ
に比べてわずかに長くなるように設定しておけば良い。

次に、前述した期間t₂において、ＰチヤンネルMOSFET1
のゲート電圧は、Ｒ・I₂の値に維持される（但し、Ｒ・
I₂＜Vzとする）。この電圧値がしきい値電圧よりも大き
ければ、ＰチヤンネルMOSFET1のオン状態は持続する。

前述したようなレベルシフト回路の第１の例が印加され
る期間中における、信号伝達手段４の電圧電流時間積
は、Ｐ＝I₁・（Ｅ−Vz）・t₁＋I₂・（Ｅ−Ｒ・I₂）・t₂……
（２）であり、t₁≪t₂であるとすると信号伝達手段４に発生す
る損失は、ほぼ（２）式の第２項で決まり、さらに、I₂
が小さいほどこの損失は小さくなる。すなわち、レベル
シフト回路の第１の例は（１）式、及び、（２）式で表
されるように、信号伝達手段４に対して、期間t₁には大
きな電流値である第１の電流I₁を流してＰチヤンネルMO
SFET1のターンオンの高速化（駆動信号伝達の高速化）
を図り、期間t₂には小さな電流値である第２の電流I₂を
流して信号伝達手段４の低損失化を図ることができるも
のであり、駆動信号伝達の高速化と低損失化のトレード
オフ関係を解決することができる。

第３図は本発明に使用するレベルシフト回路の第２の例
を示すブロツク図、第４図はその動作を説明する波形図
である。第３図において、７はゲート電圧制御手段、８
は電圧Ｅの電圧源、９は電圧Vccの電圧源であり、他の
符号は第１図の場合と同一である。

第３図に示すレベルシフト回路の第２の例は、第１図に
示した信号伝達手段４をＮチヤンネルMOSFET（以下、Ｎ
チヤンネルMOSFET4という）により構成し、電流制御手
段５の代りに、ＮチヤンネルMOSFET4のゲート・ソース
間電圧制御手段（以下、ゲート電圧制御手段という）７
を設けて構成したものである。そして、前記MOSFET4
は、ドレイン・ソース端子間、及びドレイン・ゲート端
子間にそれぞれ高耐電圧の特性を持つものとする。

また、前記レベルシフト回路の第２の例は、Ｐチヤンネ
ルMOSFET1のソース端子とＮチヤンネルMOSFET4のソース
端子との間に、電圧Ｅの電圧源８が接続され、また、ゲ
ート電圧制御手段７の１つの端子とＮチヤンネルMOSFET
4のソース端子との間に、電圧Vccの電圧源９が接続され
ている。なお、２つの電圧源の電圧は、Vcc＜Ｅの関係
となるように設定されているものとする。

次に、第３図のレベルシフト回路の第２の例の動作を第
４図に示す各部の波形を用いて説明する。第４図におい
て、ゲート電圧Vg₂はゲート電圧制御手段７によつて制
御されるＮチヤンネルMOSFET4のゲート・ソース間電圧
であり、電流ＩはＮチヤンネルMOSFET2のドレイン・ソ
ース間に流れる電流であり、その他の波形は第２図と同
一である。

第４図に示すように、ゲート電圧制御手段７は、駆動信
号６が入力された時点で、ＮチヤンネルMOSFET4のゲー
ト・ソース間に電圧を印加し、それ以降期間t₁の間、そ
の電圧値を電圧V₁に維持する。この電圧V₁は、Ｎチヤン
ネルMOSFET4のゲートのしきい値電圧より十分大きく設
定されており、これによりMOSFET4は、ターンする。こ
のとき、MOSFET4のドレイン・ソース端子間電圧が、MOS
FET4のゲート・ソース端子間電圧に比べて充分に大きけ
れば、MOSFET2は、飽和領域で動作し、ゲート・ソース
間電流V₁で決まる一定な値の第１の電流I₁をそのドレイ
ン・ソース間に通電する。

次に、ゲート電圧制御手段７は、期間t₁終了時から駆動
信号６の終了までの期間t₂の間、ＮチヤンネルMOSFET4
のゲート・ソース端子間電圧を電圧V₂なる値に維持す
る。この電圧V₂は、ＮチヤンネルMOSFET4のドレイン・
ソース端子間電圧が、そのゲート・ソース端子間電圧に
比べて充分大きいとすれば、MOSFET4は、電圧V₂で決ま
る一定な第２の電流I₂をそのドレイン・ソース間に通電
する。

前述したレベルシフト回路の第２の例において、第１の
電流I₁を第２の電流I₂に比べて大きく設定することがで
き、このレベルシフト回路の第２の例においても、前述
した本発明の第１の実施例と同様に、信号伝達の高速化
とＮチヤンネルMOSFET2の低損失化を両立させたレベル
シフト回路を実現させることができる。

第５図は本発明に使用するレベルシフト回路の第３の例
の構成を示す回路図、第６図は制御回路の構成を示す回
路図である。第５図、第６図において、４−１、４−
２、13はＮチヤンネルMOSFET、10は基準電流源、11はＰ
チヤンネルMOSFET、12、17は抵抗、15は制御回路、16−
１、16−２はインバータ、18はNAND回路である。

このレベルシフト回路の第３の例は、前述したレベルシ
フト回路の第１、第２の例における信号伝達手段４を、
ＮチヤンネルMOSFET4−１及び４−２で構成したもので
ある。これらのMOSFET4−１と４−２とは、そのゲート
端子がお互いに接続されると共に、これらの端子とMOSF
ET4−２のドレイン端子とが配線14で接続されて、カレ
ントミラー回路を構成している。そして、このレベルシ
フト回路の第３の例は、MOSFET4−２のドレイン端子
と、電圧Vccを有する電圧源９の正極との間には、Ｐチ
ヤンネルMOSFET11及び抵抗12が直列に接続されると共
に、これらに並列に電流値がI₂の基準電流源10が設けら
れ、また、MOSFET4−２のゲート端子とソース端子との
間に、ＮチヤンネルMOSFET13が接続され、さらに、MOSF
ET11とMOSFET13をスイツチング制御する制御回路15が設
けられて構成されている。

MOSFET4−１と４−２のソース端子とＰチヤンネルMOSFE
T1のソース端子の間に設けた電圧Ｅの電圧源８、MOSFET
1のソース・ゲート端子間に並列に接続された抵抗２及
びツエナダイオード３は、前述の第２の例の場合と同様
である。

制御回路15は、その構成の一例を第６図に示すように、
インバータ16−1,16−２、抵抗17、コンデンサ18、およ
びNAND回路19により構成される。この制御回路15は、駆
動信号６の入力に応じて、パルス幅の異なる２つの信号
20及び21を発生させるものである。

この内、信号20は、駆動信号６がハイレベルになると、
その時点でローレベルに反転し、前述した他の実施例に
おけると同一の期間t₁の経過後ハイレベルに復帰するパ
ルス信号である。なお、パルス幅t₁は、抵抗17とコンデ
ンサ18とにより決まる時定数で決定される。また、信号
21は、そのパルス幅が駆動信号６と同一で、駆動信号６
を反転したローレベルの信号である。

このような制御回路15に制御され、第５図に示すレベル
シフト回路の第３の例の回路は、次のような動作を行
う。

制御回路15は、駆動信号６の印加時より期間t₁の間、前
述の信号20を出力するので、ＰチヤンネルMOSFET11は、
オン状態に駆動される。また、制御回路15は、駆動信号
６の印加により信号21を出力するので、ＮチヤンネルMO
SFET13はターンオフする。このとき、MOSFET11を流れる
電流をI₁、基準電流源10の電流値をI₂とすると、（I₁＋
I₂）の電流がMOSFET4−２に流れ込むことになる。カレ
ントミラー回路として動作するMOSFET4−１と４−２と
の素子構造が等しいとすると、カレントミラー回路の動
作によりMOSFET4−１にも（I₁＋I₂）の電流が流れるこ
とになる。この電流（I₁＋I₂）は、すでに第２図により
説明したように、ＰチヤンネルMOSFET1のソース・ゲー
ト間容量の充電電流として働き、MOSFET1を高速にター
ンオンさせる。

次に、期間t₁の経過後、信号20がハイレベルに復帰する
と、ＰチヤンネルMOSFET11はターンオフし、電流I₁が流
れなくなり、それ以降、MOSFET4−１と４−２に流れる
電流はI₂に減少する。しかしながら、この場合において
も、MOSFET1のソース・ゲート間には、Ｒ・I₂の電圧が
持続的に印加されることになり、MOSFET1は、オン状態
を維持することができる。

この第３の例の場合、駆動信号６が印加されている期間
中に、MOSFET4−１に発生する電圧電流時間積は、前述
の（２）式の場合と同様に、次式で表すことができる。

Ｐ＝｛（I₁＋I₂）・（Ｅ−Vz）・t₁＋I₂・（Ｅ−Ｒ・
I₂）・t₂｝ ………（３）（３）式において、期間t₂は、期間t₁の終了から駆動信
号６の終了までの期間を示す。この（３）式からも理解
できるように、電流I₁に比較して電流I₂を十分小さい値
に選べば、前述したレベルシフト回路の第３の例も、前
述の第１、第２の例で述べたように、MOSFET4−１に発
生する電圧電流時間積、すなわち、MOSFET4−１に発生
する損失を低減することができる。

前述したレベルシフト回路の第３の例の動作において、
駆動信号６がローレベルに変わつた後、MOSFET13は、オ
ンとなり、MOSFET4−１及び４−２のゲート・ソース間
を短絡する。この結果、電流I₂は、MOSFET13を流れるこ
とになり、MOSFET4−２には流れ込まないため、MOSFET4
−１はオフ状態となる。また、ＰチヤンネルMOSFET1の
ソースゲート間容量に蓄積された電荷は、抵抗２によつ
て放電され、MOSFET1もターンオフする。

第５図に示すレベルシフト回路の第３の例は、基準電流
I₂がMOSFET4−１のオフ状態時においても流れ続けるも
のとしたが、回路の低損失化のためには、電流I₂をオ
ン、オフ制御できることが望ましい。

第７図は、電流I₂をオン、オフ制御可能とした本発明に
使用するレベルシフト回路の第４の例の構成を示す回路
図である。第７図において、11−１、11−２はＰチヤン
ネルMOSFET、12−11、２−２は抵抗、22はツエナーダイ
オードの直列接続体であり、他の符号は第５図の場合と
同一である。

第７図に示すレベルシフト回路の第４の例は、MOSFET4
−２のドレイン端子と電圧Vccを有する電圧源９の正極
との間に、ＰチヤンネルMOSFET11−１と抵抗12−１との
直列回路と、ＰチヤンネルMOSFET11−２と抵抗12−２と
の直列回路とを並列に設けて構成されている。そして、
MOSFET11−１は、第６図に示すと同様に構成された制御
回路からの信号20が印加されてオンとなつたときに、電
流I₁を流し、MOSFET11−２は、同様に信号21が印加され
てオンとなつたときに、電流I₂を流すものである。

また、MOSFET11−２のゲート端子は、MOSFET13のゲート
端子に接続され、この端子に前述の信号21が入力され
る。この結果、MOSFET11−２とMOSFET13とは、相補動作
を行い、MOSFET13のオン時、すなわち、MOSFET4−１の
オフ時には、MOSFET11−２がオフとなつて、電流I₂を遮
断することができる。

さらに、第７図に示す例は、第５図の場合とは異なり、
MOSFET4−１のドレイン端子とＰチヤンネルMOSFET1のゲ
ート端子との間に、ツエナダイオードが複数個直列に接
続された直列接続体22が設けられている。この結果、こ
の実施例は、駆動信号６の印加時にMOSFET4−１のドレ
イン・ソース間に印加される電圧を減少させることがで
きる。

第８図は本発明に使用するレベルシフト回路の第５の例
を示す回路図である。第８図において、12−３は抵抗で
あり、他の符号は第３図、第７図の場合と同一である。

このレベルシフト回路の第５の例は、前述した第３図に
示す第２の例と同様に信号伝達手段４に１つのＮチヤン
ネルMOSFET4を用いて構成されており、第３図と異なる
点は、第３図のゲート電圧制御手段７を抵抗分圧により
実現したことにある。

第８図において、ＮチヤンネルMOSFET4のゲート端子と
電圧Vccの電圧源９の正極との間には、ＰチヤンネルMOS
FET11−１と抵抗12−１との直列回路と、ＰチヤンネルM
OSFET11−２と抵抗12−２との直列回路とが、並列に設
けられている。また、MOSFET4のゲート・ソース間に
は、抵抗12−３とＮチヤンネルMOSFET13とが並列に設け
られている。そして、ＰチヤンネルMOSFET11−１のゲー
ト端子には、前述の第６図に示した制御回路15からの信
号20が入力されると共に、ＰチヤンネルMOSFET11−２の
ゲート端子とＮチヤンネルMOSFET13のゲート端子とが接
続され、これに第６図に示した制御回路15の信号21が入
力される。

前述のように構成されるレベルシフト回路の第５の例に
おいて、MOSFET4のゲートソース間電圧を制御して電流
Ｉを変化させる動作は、第３図に示す例の動作と基本的
に同一である。従つて、ここでは、第８図に示すレベル
シフト回路の第５の例の特徴である抵抗分圧によるMOSF
ET4のゲートソース間電圧の制御についてのみ説明す
る。

まず、駆動信号６の印加後、信号20により期間t₁の間、
前述の第５図及び第７図に示す例の場合と同様に、MOSF
ET11−１及び11−２はいずれもオン状態に制御される。
MOSFET11−１及びMOSFET11−２のオン抵抗がそれぞれ抵
抗12−１及び12−２の抵抗値に比べて充分小さいとすれ
ば、この結果、MOSFET4のゲート・ソース間電圧は、電
圧Vccを抵抗12−１と12−２の合成抵抗値と抵抗12−３
の抵抗値で分圧した値として決まることになる。この電
圧値が第４図で既に説明した電圧V₁に対応する。

次に、期間t₁の終了後、MOSFET11−１はオフ状態とな
り、このときのMOSFET4のゲート・ソース間電圧は、電
圧Vccを抵抗12−２の抵抗値と抵抗12−３の抵抗値とに
より分圧した値として決まることになる。そして、この
値が第４図に示した電圧V₂に対応する。この場合、第３
図に示す例で説明したV₁＞V₂の関係は、抵抗12−１の抵
抗値を抵抗12−２に比べて小さくしておくことにより満
足させることができる。

前述したような第８図に示すレベルシフト回路の第５の
例においては、ＮチヤンネルMOSFET4のゲート電圧制御
手段として抵抗分圧の手段を用いたが、このゲート電圧
制御手段として容量分圧の手段を用いることもできる。

第９図は、ゲート電圧制御手段として容量分圧の手段を
用いた本発明に使用するレベルシフト回路の第６の例の
構成を示す回路図である。第９図において、23−１、23
−２はコンデンサ、24−１〜24−３はスイツチ手段であ
り、他の符号は第３図の場合と同一である。

第９図に示すレベルシフト回路の第６の例は、Ｎチヤン
ネルMOSFET4のゲート端子と電圧Vccを有する電圧源９の
正極との間に、スイツチ手段24−１とコンデンサ23−１
との直列直列回路と、スイツチ手段24−２とコンデンサ
23−２との直列回路とが並列に設けられ、また、MOSFET
4のゲート・ソース間に、スイツチ手段24−３が接続さ
れて構成されている。

このレベルシフト回路の第６の例において、スイツイ手
段24−１は、前述の第６図に示した制御回路15からの信
号20によつてそのオン、オフが制御され、信号20がロー
レベルになつたときにオン状態に制御され、逆に、信号
20がハイレベルになつたときにオフ状態に制御される。
また、スイツチ手段24−２と24−３とは相補動作を行
い、前述の第６図に示した制御回路からの信号21によつ
て制御される。すなわち、信号21がローレベルになる
と、スイツチ手段24−２はオン、24−３はオフ状態とな
り、逆に、信号21がハイレベルになると、スイツチ手段
24−２はオフ、24−３はオン状態となる。

このような第９図に示すレベルシフト回路の第６の例に
おいて、MOSFET4のゲート・ソース間電圧を制御して電
流Ｉを変化させる動作は、前述した第８図に示す例の動
作と同様である。

まず、駆動信号６の印加後、信号20により期間t₁の間、
前述の第８図に示す例と同様に、スイツチ手段24−１及
び24−２がいずれもオン状態に制御される。この結果、
MOSFET4のゲート・ソース間電圧は、電圧Vccを、コンデ
ンサ23−１と23−２との合成容量値と、MOSFET4のゲー
ト・ソース間容量値で分圧した電圧値として決まる。こ
の電圧値が、第４図に示した電圧V₁に対応する。

次に、期間t₁の終了後、スイツチ手段24−１がオフ状態
となり、スイツチ手段24−２のみがオン状態を継続す
る。このとき、MOSFET4のゲート・ソース間電圧は、電
圧Vccをコンデンサ23−２の容量値と、MOSFET4のゲート
・ソース間容量値で分圧した値として決まる。そして、
この値が第４図に示した電圧V₂に対応する。この場合、
第３図に示す例で述べたV₁＞V₂の関係は、コンデンサ23
−１の値を23−２に比較して小さくしておくことにより
満足させることができる。

前述したレベルシフト回路の複数の例は、従来の回路に
比較して、回路全体の低損失化を図ることが可能である
ので、いずれも、同一の半導体基板上に集積回路として
構成するに好適であるという特徴を備えている。

第10図は、集積化回路化を図つたレベルシフト回路の第
７の例の構成を示す断面図、第11図はＮチヤンネルMOSF
ET4−２の素子構造を示す図、第12図はＮチヤンネルMOS
FET4−１、４−２によるカレントミラー回路と電流源と
を示す図である。図の符号は、他の図の場合と同一であ
る。すなわち、第10図には、第７図に示したＮチヤンネ
ルMOSFET4−１、４−２及びＰチヤンネルMOSFET1の素子
断面構造が示されている。

第10図に示すレベルシフト回路の第７の例は、MOSFET4
−１、４−２、及び１が同一の多結晶シリコン基板上に
形成され、それぞれの素子が誘電体SiO₂からなる絶縁層
で分離されて構成されている。なお、同図に示す素子構
造、及び、集積回路の製法については公知の技術であ
り、本発明とは直接関係はないので、これらについての
説明は行わない。しかしながら、前述の製法による集積
回路は、熱伝導率の悪い誘電体層で素子を囲むため、放
熱の関係から、損失の大きい回路を形成には不適当であ
つた。従つて、このような集積回路は、特に、本発明に
よる回路動作のように、MOSFET4−１のドレイン・ソー
ス間に高電圧Ｅを印加した状態で、電流Ｉを通電するよ
うな場合には、安全動作領域を越え、熱的に素子破壊を
起こす恐れがあつた。

本発明は、第２図により説明したように、Ｐチヤンネル
MOSFET1の駆動の初期の期間t₁に大きな電流I₁を流す
が、その時間は数usとわずかである。従つて、本発明
は、このような問題に対して、過渡的な熱に対して安全
動作領域の広い特徴を持つMOSFETを用いることにより対
応することができる。次に、期間t₁に続く期間t₂におい
て、前述のように、電流をI₁に比べて充分小さいI₂に減
少して、熱の発生を低減するものである。このように本
発明は、素子破壊の要因である熱の発生を低減すること
ができるので、特に、集積回路に適した方法と言える。

第10図に示したＮチヤンネルMOSFET4−２の素子構造の
詳細を表した第11図においては、Ｌはゲート電圧の印加
によつて形成されたチヤンネルを、また、Rdはn^-層の抵
抗を表す。

この図から、ドレイン・ソース間にはn^-層の抵抗Rdとチ
ヤンネルの抵抗とが直列に接続された形になることがわ
かる。本発明で用いる高耐電圧MOSFETは、ゲート・ソー
ス間に定格の電圧を与えた場合、n^-層の抵抗Rdはチヤン
ネルの抵抗に比較してはるかに大きいという特徴を有す
る。そこで、本発明においては、前述の高耐電圧MOSFET
を用いたカレントミラー回路について検討し、所定の電
流を通流させるための基準電圧の上限値を求めた。

第12図は、第11図に示した高耐電圧MOSFET4−１、及び
４−２で構成されるカレントミラー回路と、電流Ｉを通
流する基準電流源示している。この図において、D,G、
及びＳは、ドレイン、ゲート、及びソースの各端子を表
す。また、この図において、MOSFET4−1,4−２の記号
は、通常使用されるものとは異なり、ここでは、第11図
に示す高耐電圧MOSFETで、チヤンネル領域のみの等価的
なMOSトランジスタを表すものと定義する。従つて、n^-
層の抵抗は、等価的に１つの抵抗Rdで表され、前述の等
価的なMOSトランジスタのドレインと、MOSFET4−１及び
４−２のドレイン端子Ｄとの間に直列に接続されること
になる。

第12図に示すような構成のカレントミラー回路におい
て、MOSFET4−２の等価的なMOSトランジスタは、そのド
レイン電流が、ゲート電圧に比べてRd・Ｉだけ大きくな
り、この値がしきい値電圧Vtに比べて大きい場合に、非
飽和領域で動作することになる。一方、前述した第７図
の実施例のように、MOSFET4−１のドレイン端子には高
電圧Ｖ′が印加される。また、カレントミラー回路の特
徴として、MOSFET4−１は、ゲート電圧が小さく絞られ
ることになるので、MOSFET4−１の等価的なトランジス
タは、飽和領域で動作することになる。このように、MO
SFET4−２及び４−１によるMOSトランジスタは、ゲート
・ソース間電圧は等しいにもかかわらず異なる領域で動
作するため、MOSFET4−１を流れる電流は、４−２を流
れる電流に比較して大きくなる。

このような現象は、本発明の特徴である回路の低損失化
にとつて支障となると共に、素子破壊を招くことも考え
られる。そこで、このような問題を解決するため、本発
明においては、基準電流の電流値Ｉは以下の条件を満足
するように設定するものとする。

Ｉ≦Vt/Rd …………（４）この（４）式の関係を満足すれば、MOSFET4−２と４−
１とを流れる電流はほぼ等しくなり、前述の問題を避け
ることができる。

第13図は、前述したレベルシフト回路をインバータのハ
ーフブリッジ回路に適用した本発明の一実施例を示すブ
ロツク図である。第13図において、25、26はレベルシフ
ト回路、27、28はそれぞれ正側パワー半導体素子31のオ
ン用及びオフ用駆動回路、29は負側パワー半導体素子32
の駆動回路、30はゲート保護用ツエナダイオード、31、
32はそれぞれ正側、及び負側のパワー半導体素子、33は
負荷、34、35はコンデンサ、36は正側パワー半導体素子
駆動用電源である。また、８は主電源、９は負側パワー
半導体素子駆動用電源であり、既に説明した他の実施例
における電圧源８、９と同一である。

第13図に示す本発明の実施例におけるハーフブリツジ回
路およびその駆動回路は、本発明とは直接的には関係は
ない。しかしながら、第13図の本発明の実施例の特徴
は、本発明によるレベルシフト回路25及び26を用いて、
正側パワー半導体素子31のオン用駆動回路27に駆動信号
を伝達する点にある。レベルシフト回路25及び26は、第
７図により説明したレベルシフト回路の構成とほぼ同一
でよく、両者で異なるのは、第７図におけるＰチヤンネ
ルMOSFET1が、第13図のレベルシフト回路25において
は、ＰチヤンネルMOSFET1−１とＮチヤンネルMOSFET1−
２で構成されるCMOSインバータであり、レベルシフト回
路26においては、ＰチヤンネルMOSFET1−３となる点で
ある。

第13図におけるレベルシフト回路25及び26の動作は相補
型であり、レベルシフト回路25のMOSFET4−１に第７図
と同様にして電流を流すと、駆動回路27にはハイレベル
の信号が印加されることになる。なお、このとき、MOSF
ET4−３はオフ状態となる。逆に、レベルシフト回路26
のMOSFET4−３に電流を流すと、駆動回路27にはローレ
ベルの信号が印加され、これにより、MOSFET4−１はオ
フ状態とされることになる。

第13図に示す本発明の一実施例は、前述したレベルシフ
ト回路を用いることにより、高速で、かつ低損失な信号
の伝達が行えると共に、MOSFET4−１、４−３の定電流
動作により、主電源８の電圧が変化するような状態にお
いても、電圧変動依存性のない安定な信号伝達が可能と
なる。

前述した第13図に示す本発明の実施例は、本発明をイン
バータ等の電力変換回路に適用したものであるが、本発
明は、パワー半導体素子を負荷に対して高電位側に接続
したハイサイドスイツチ回路を駆動する場合にも前述と
同様にして適用することができる。

なお、前述した本発明の実施例と特許請求の範囲の記載
とを対応付けると以下のようになる。

1.主電源（８）の高電位側端子と負荷（33）との間に接
続されたパワー半導体素子（31）と、前記パワー半導体
素子（31）の入力あるいは出力端子の一方に接続された
駆動電源（36）と、前記駆動電源（36）の一方の端子を
基準電位とする信号に応じて前記パワー半導体素子（3
1）の制御端子に前記駆動電源（36）の電圧を印加ある
いは除去する駆動回路（27）と、前記主電源（８）の低
電位側端子を基準電位とする駆動信号を、前記駆動電源
の一方の端子を基準電位とする信号に変換して前記駆動
回路に伝達するレベルシフト回路（25、26）とを備え、
該レベルシフト回路（25、26）を介してレベルシフトさ
れた駆動信号に基づいて前記駆動回路（27）により前記
パワー半導体素子（31）を駆動する半導体素子の駆動方
法において、前記レベルシフト回路（25、26）は、前記駆動電源（3
6）の一方の端子と前記主電源（８）の低電位側端子と
の間に、電圧クランプ手段（３−１、３−２）と、半導
体素子（22−１、22−２）が直列に接続された構成の電
流通流手段（４−１、４−３）とを備え、該電流通流手
段の半導体素子（４−１、４−３）に、前記駆動信号の
発生時点から予め設定した第１の期間、第１の電流値を
持つ電流を持続的に通流させ、該電流により前記駆動回
路（27）に信号を伝達すると共に、前記第１の期間の終了時から前記駆動信号の終了時まで
の第２の期間、前記第１の電流値に比較して小さい第２
の電流値を持つ電流を持続的に通流させ、該電流により
前記駆動回路（27）に伝達した信号を持続させることを
特徴とする半導体素子の駆動方法。

2.前記レベルシフト回路（25、26）は、制御端子を共通
に持続した第１、第２のトランジスタからなるカレント
ミラー回路（４−１、４−２及び４−３、４−４）を備
え、いずれか一方のトランジスタを前記電流通流手段の
半導体素子（４−１、４−３）として、電流クランプ手
段（３−１、３−２）と前記主電流（８）の低電位側端
子との間に接続し、他方のトランジスタ（４−２、４−
４）の入出力端子間に通流する電流を、前記第１及び第
２の電流値に応じた電流値に制御することを特徴とする
特許請求の範囲第１項記載の半導体素子の駆動方法。

3.主電源（８）の高電位側端子と負荷（33）との間に接
続されたパワー半導体素子（31）と、前記パワー半導体
素子（31）の入力あるいは出力端子の一方に接続された
駆動電源（36）と、前記駆動電源（36）の一方の端子を
基準電位とする信号に応じて前記パワー半導体素子（3
1）の制御端子に前記駆動電源（36）の電圧を印加ある
いは除去する駆動回路（27）と、前記主電源（８）の低
電位側端子を基準電位とする駆動信号を、前記駆動電源
の一方の端子を基準電位とする信号に変換して前記駆動
回路に伝達するレベルシフト回路（25、26）とを備え、
該レベルシフト回路（25、26）を介してレベルシフトさ
れた駆動信号に基づいて前記駆動回路（27）により前記
パワー半導体素子（31）を駆動する半導体素子の駆動方
法において、前記レベルシフト回路（25、26）は、前記駆動電源（3
6）の一方の端子と前記主電源（８）の低電位側端子と
の間に、電圧クランプ手段（３−１、３−２）と、半導
体素子（22−１、22−２）が直列に接続された構成の２
つの電流通流手段（４−１、４−３）とを備え、前記電流通流手段の一方（４−１）は、前記パワー半導
体素子（31）のオン時点から予め設定した第１の期間、
第１の電流値を持つ電流を持続的に通流させ、該電流に
より前記駆動回路（27）にオン信号を伝達すると共に、
前記第１の期間の終了時から前記パワー半導体素子のオ
ン終了時までの第２の期間、前記第１の電流値に比較し
て小さい第２の電流を持つ電流を持続的に通流させ、該
電流により前記駆動回路（27）に伝達した前記オン信号
を持続させ、前記電流通流手段（４−３）の他方は、前記パワー半導
体素子（31）のオフ時点から予め設定した第３の期間、
第３の電流値を持つ電流を持続的に通流させ、該電流に
より前記駆動回路（27）にオフ信号を伝達すると共に、
前記第３の期間の終了時から前記パワー半導体素子のオ
フ終了時までの第４の期間、前記第３の電流値に比較し
て小さい第４の電流を持つ電流を持続的に通流させ、該
電流により前記駆動回路（27）に伝達した前記オフ信号
を持続させることを特徴とする半導体素子の駆動方法。

［発明の効果］以上説明したように本発明によれば、半導体素子の駆動
に使用するレベルシフト回路の高電位差の間の信号伝達
において、延長時間の短い高速な信号の伝達と、回路の
低損失化が図れるという効果を奏することができる。ま
た、インバータ等の電力変換装置の駆動回路に対する信
号伝達のための用途においては、主電源の電圧変動に依
存しない安定な動作を実現することができる。さらに、
高耐電圧MOSFETのカレントミラー回路を使用しているの
で、素子の抵損失化、破壊要因の低減を図ることができ
る。

【図面の簡単な説明】

第１図は本発明に使用するレベルシフト回路の第１の例
を示すブロツク図、第２図は第１の例の動作を説明する
各部の波形図、第３図は本発明に使用するレベルシフト
回路の第２の例を示すブロツク図、第４図は第２の例の
動作を説明する各部の波形レベルシフト回路図、第５図
は本発明に使用するレベルシフト回路の第３の例の構成
を示す回路図、第６図は制御回路の構成を示す回路図、
第７図は本発明に使用するレベルシフト回路の第４の例
を示す回路図、第８図は本発明に使用するレベルシフト
回路の第５の例を示す回路図、第９図は本発明に使用す
るレベルシフト回路の第６の例を示す回路図、第10図は
集積回路化した本発明のレベルシフト回路の第７の例を
示す断面図、第11図は高耐電圧MOSFETの素子構造を示す
断面図、第12図は高耐電圧MOSFETのカレントミラー回路
を示す図、第13図は本発明の一実施例を示すブロツク
図、第14図は従来技術の構成を示す回路図である。１……ＰチヤンネルMOSFET、２……抵抗、３……ツエナ
ダイオード、４……信号伝達手段、或いはＮチヤンネル
MOSFET、５……電流制御手段、６……駆動信号、７……
ゲート電圧制御手段、８……電源E,9……電源Vcc、10…
…電流源、11……ＰチヤンネルMOSFET、12……抵抗、13
……ＮチヤンネルMOSFET、14……配線、15……制御回
路、16……インバータ、17……抵抗、18……コンデン
サ、19……NAND回路、20、21……信号、22……ツエナー
ダイオード、23……コンデンサ、24……スイツチ手段、
25、26……レベルシフト回路、27、28、29……駆動回
路、30……ツエナダイオード、31、32……パワー半導体
素子、33……負荷、34、35……コンデンサ、36……駆動
用電源、M1〜M9……MOSFET、I₁，I₂……電流源。

───────────────────────────────────────────────────── フロントページの続き (72)発明者恩田謙一茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者松田靖夫茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (56)参考文献特開昭62−281515（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】主電源の高電位側端子と負荷との間に接続
されたパワー半導体素子と、前記パワー半導体素子の入
力あるいは出力端子の一方に接続された駆動電源と、前
記駆動電源の一方の端子を基準電位とする信号に応じて
前記パワー半導体素子の制御端子に前記駆動電源の電圧
を印加あるいは除去する駆動回路と、前記主電源の低電
位側端子を基準電位とする駆動信号を、前記駆動電源の
一方の端子を基準電位とする信号に変換して前記駆動回
路に伝達するレベルシフト回路とを備え、該レベルシフ
ト回路を介してレベルシフトされた駆動信号に基づいて
前記駆動回路により前記パワー半導体素子を駆動する半
導体素子の駆動方法において、前記レベルシフト回路は、前記駆動電源の一方の端子と
前記主電源の低電位側端子との間に、電圧クランプ手段
と、半導体素子が直列に接続された構成の電流通流手段
とを備え、該電流通流手段の半導体素子に、前記駆動信
号の発生時点から予め設定した第１の期間、第１の電流
値を持つ電流を持続的に通流させ、該電流により前記駆
動回路に信号を伝達すると共に、前記第１の期間の終了時から前記駆動信号の終了時まで
の第２の期間、前記第１の電流値に比較して小さい第２
の電流値を持つ電流を持続的に通流させ、該電流により
前記駆動回路に伝達した信号を持続させることを特徴と
する半導体素子の駆動方法。
【請求項２】前記レベルシフト回路は、制御端子を共通
に接続した第１、第２のトランジスタからなるカレント
ミラー回路を備え、いずれか一方のトランジスタを前記
電流通流手段の半導体素子として、電圧クランプ手段と
前記主電源の低電位側端子との間に接続し、他方のトラ
ンジスタの入出力端子間に通流する電流を、前記第１及
び第２の電流値に応じた電流値に制御することを特徴と
する特許請求の範囲第１項記載の半導体素子の駆動方
法。
【請求項３】主電源の高電位側端子と負荷との間に接続
されたパワー半導体素子と、前記パワー半導体素子の入
力あるいは出力端子の一方に接続された駆動電源と、前
記駆動電源の一方の端子を基準電位とする信号に応じて
前記パワー半導体素子の制御端子に前記駆動電源の電圧
を印加あるいは除去する駆動回路と、前記主電源の低電
位側端子を基準電位とする駆動信号を、前記駆動電源の
一方の端子を基準電位とする信号に変換して前記駆動回
路に伝達するレベルシフト回路とを備え、該レベルシフ
ト回路を介してレベルシフトされた駆動信号に基づいて
前記駆動回路により前記パワー半導体素子を駆動する半
導体素子の駆動方法において、前記レベルシフト回路は、前記駆動電源の一方の端子と
前記主電源の低電位側端子との間に、電圧クランプ手段
と、半導体素子が直列に接続された構成の２つの電流通
流手段とを備え、前記電流通流手段の一方は、前記パワー半導体素子のオ
ン時点から予め設定した第１の期間、第１の電流値を持
つ電流を持続的に通流させ、該電流により前記駆動回路
にオン信号を伝達すると共に、前記第１の期間の終了時
から前記パワー半導体素子のオン終了時までの第２の期
間、前記第１の電流値に比較して小さい第２の電流を持
つ電流を持続的に通流させ、該電流により前記駆動回路
に伝達した前記オン信号を持続させ、前記電流通流手段の他方は、前記パワー半導体素子のオ
フ時点から予め設定した第３の期間、第３の電流値を持
つ電流を持続的に通流させ、該電流により前記駆動回路
にオフ信号を伝達すると共に、前記第３の期間の終了時
から前記パワー半導体素子のオフ終了時までの第４の期
間、前記第３の電流値に比較して小さい第４の電流を持
つ電流を持続的に通流させ、該電流により前記駆動回路
に伝達した前記オフ信号を持続させることを特徴とする
半導体素子の駆動方法。