KR100902476B1 - 디지털 ｒｏｍ 회로 및 디지털 판독 전용 데이터의 저장 방법 - Google Patents

디지털 ｒｏｍ 회로 및 디지털 판독 전용 데이터의 저장 방법 Download PDF

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Abstract

본 발명은 번지지정가능 비트용 판독 신호(READOUT)가 활성화되는 경우에 2개의 상보성 논리 상태 신호 라인(BIT, nBIT) 중 하나를 전압 기준으로 선택적으로 구동하기 위한 수단(410)을 이용하는 디지털 판독 전용 메모리(digital ROM : digital read-only memory)를 구현하는 회로 및 방법에 관한 것이다. 각 상보성 논리 상태 신호 라인(BIT, nBIT)은 두 논리 상태 중 하나를 나타낸다. 두 상보성 논리 상태 신호 라인(BIT, nBIT) 중 어느 것이 구동되는 지에 의해서, 번지 지정된 비트의 논리 상태가 결정된다. 이후, 두 신호 라인이 그들의 적합한 논리 상태로 구동되도록, 각 상보성 논리 상태 신호 라인(BIT, nBIT)의 논리 레벨이 다른 신호 라인 상으로 반전 및 구동됨으로써(420), 신호 라인 중 하나가 번지 지정되는 비트의 논리 상태를 확인하는 데 사용될 수 있다.

Description

디지털 ＲＯＭ 회로 및 디지털 판독 전용 데이터의 저장 방법{LOW-VOLTAGE DIGITAL ROM CIRCUIT AND METHOD}
도 1은 종래 기술에 따른 ROM 구조의 블록도,
도 2는 도 1의 ROM 구조의 ROM 비트 및 신호 버퍼 회로를 보다 상세히 도시한 개략도,
도 3은 종래 기술의 ROM 구조와 관련된 전압 마진을 나타내는 파형도,
도 4는 본 발명의 일 실시예에 따른 ROM 구조의 블록도,
도 5는 ROM 비트에 대해 단일 NFET를 사용하는, 도 3의 ROM 구조의 ROM 비트 및 반전 블록 회로를 보다 상세히 도시한 개략도,
도 6은 ROM 비트에 대해 단일 PFET를 사용하는, 도 3의 ROM 구조의 ROM비트 및 반전 블록 회로를 보다 상세히 도시한 개략도,
도 7은 본 발명의 일 실시예에 따른 디지털 ROM 데이터의 저장 방법을 도시한 흐름도.
도면의 주요 부분에 대한 부호의 설명
400 : 디지털 ROM 회로 410 : 선택적 구동 수단
500 : 제 1 인버터 510 : 제 2 인버터
520 : 판독 버퍼
디지털 집적 회로(IC)의 기능적 용량을 증가시키기 위해서, IC 설계자는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET 또는 FET) 및 기타 IC 장치에 대해 점차 소형화 구조를 구현하여 IC 다이 상에 단위 면적당 보다 많은 회로소자를 실장할 수밖에 없다. 그러나, 일반적으로 소형화 구조(smaller geometries) 및 고 회로 밀도는 낮은 트랜지스터 항복 전압 및 높은 소비 전력을 야기하므로, 보다 낮은 전원 전압을 사용할 필요가 있다. 불행히도, 낮은 전원 전압을 사용하게 되면, 일반적으로 제조 공정, 공급 전압 및 동작 온도가 불가피하게 변하더라도 IC가 적절히 동작할 수 있게 하는 유효 전압 마진량이 감소한다. 그 결과, 대형화 구조 IC에 이용되는 회로 설계가 소형화 구조를 이용하는 IC로 변형되면, 이러한 회로 설계의 내고장성이 감소할 것이다.
그러한 설계의 일 예로 IC 판독 전용 메모리(ROM) 회로를 들 수 있다. 일반적으로, ROM은 제어 정보 기억 장치와 같은 대형화 IC 설계의 기능부나 독립형 IC로서 매우 효과적으로 사용된다. 전형적인 종래 기술의 IC ROM 회로 장치가 도 1에 도시되어 있다. 이 경우, n 워드×m 비트 ROM은 각기 데이터 비트가 저장될 개별적인 ROM 비트(110)로 이루어진다. ROM의 각 워드는, 보통 번지 디코더(도시 생략됨)에 의해서 생성되는 n개의 개별 READOUT 신호 라인 중 하나에 의해서 판독될 수 있다. 최대 1개의 READOUT 신호 라인이 소정 시간에 활성화된다. 각 워드의 동일한 데이터 비트와 관련된 각 ROM 비트(110)의 출력이 연결되어 OUT 신호 라인을 형성한다. 또한, 각 OUT 신호 라인은, 판독될 데이터 워드의 비트와 관련된 신호 버퍼(120)용 입력이다. 따라서, 모든 신호 버퍼(120)의 출력은 총괄하여 DATA를 나타내는데, 일반적으로 m 비트 데이터 워드가 판독된다.
도 2에는 ROM 비트(110) 및 신호 버퍼(120)가 보다 상세히 도시되어 있다. ROM 비트(110)는, 그 게이트가 READOUT 신호들 중의 하나, 즉 READOUTx에 의해서 구동되는, 단일 n 채널 FET(NFET)NR로 구현되어 있다. NFET NR의 소스는, ROM 비트(110)에 의해서 표현되는 로우(LOW) 또는 하이(HIGH)의 두 논리 상태 중 어느 것에 따라서, 접지 접속(230)을 통해서 접지 기준에 연결되거나, 전원 접속(240)을 통해 전원 전압 기준 VDD에 연결된다. READOUTX가 하이이면, NR은 턴온되어, NR 양단의 턴온 전압보다 낮은 NR의 소스에서의 전압이 OUT 신호 라인 OUTy으로 전달된다. 이어서, OUTy 상의 전압은 신호 버퍼(120)의 입력으로 전달되는데, 이 경우, 표준 상보성 MOS(CMOS) 쌍은 p 채널 FET(PFET) PB와 NFET NB로 구성된다. 신호 버퍼(120)의 출력은 READOUTX가 하이일 때 ROM 비트(110)의 논리 상태를 나타내는 데이터 신호 라인 DATAy를 구동한다. 도 2에서 단일 NFET NR을 사용함으로써, ROM 비트(110)에 필요한 면적을 최소화하여, IC 다이 상에서 수천 개의 ROM 비트(110)가 차지하는 면적을 비교적 작게 할 수 있다. 또한, ROM 비트(110)는, READOUTX가 로우 상태일 때, 사실상 전력을 소비하지 않으므로, ROM에 대한 전체 소비 전력을 낮게 유지한다.
불행히도, ROM에 대해 소형 장치 구조를 사용하여 IC 기능적 용량을 증가시키므로, 도 3에 도시된 바와 같이, 전원 전압 VDD가 낮아져서, 보통 전압 마진(voltage margin) 문제가 발생한다. REDAOUTX가 활성화되면, 전압 레벨은 실질적으로 VOFF에서 VDD로 상승한다. ROM 비트(110)에서 (도 2의) 전원 접속(240)이 이용된다고 가정하면, NR의 게이트에서의 READOUTX 상의 전압이 본질적으로 소스에서의 전압과 동일하므로, OUTy 상의 전압 레벨은 NR 양단의 현저한 전압 강하보다 낮은 VDD 또는 VON이 되어, NR이 약한 논리 하이 레벨로 구동하게 된다. 도 3에 도시된 바와 같이, VON은 신호 버퍼(120)가 OUTy 상의 전압을 논리 로우 대신에 논리 하이로 인지하는 문턱 전압 VTH보다 상당히 높지 않을 수도 있다. VON과 VTH의 차이는 최종 전압 마진 VM으로, 이는 소형 장치 구조를 구현하는 계속적인 IC 설계 생성에 의해, 전원 전압 VDD가 낮아짐에 따라 작아진다. 따라서, IC의 동작 온도 및 전원 전압의 변동과 함께, IC 제조 공정의 변동은 VON을 VTH보다 낮게 강하시켜, ROM의 부적절한 동작을 야기시킬 수도 있다.
상술한 내용으로부터, 각 ROM 비트에 필요한 다이 면적을 최소화하고, 판독되지 않을 때 전력을 거의 소비하지 않으면서, 비교적 낮은 전원 전압에서 보다 큰 전압 마진을 얻을 수 있는 새로운 IC ROM 설계가 바람직하다.
상세히 후술할 본 발명의 일 실시예는, 복수의 판독 신호 중 하나가 활성화되는 경우에 두 상보성 논리 상태 신호 라인 중 하나를 실질적인 전압 기준으로 선택적으로 구동하여, 특정 ROM 비트를 판독하는 수단을 포함한다. 판독되는 ROM 비트의 논리 상태는 상보성 논리 상태 신호 라인들 중 어느 것이 구동되는 지에 의해서 표시된다. 이어서, 한 쌍의 반전 수단이 두 논리 상태 신호 라인과 교차 연결됨으로써, 각 논리 상태 신호 라인의 논리 레벨이 반전되어 반대 논리 상태 신호 라인 상으로 구동되어, 활성 판독 신호의 결과로서 하나의 논리 상태 신호 라인만이 직접적으로 구동되더라도, 두 라인 모두 그들의 바람직한 상태로 구동되게 된다. 따라서, 판독되는 특정 ROM 비트의 바람직한 상태를 판정하기 위해서, 논리 상태 신호 라인 중 하나만 모니터링하면 된다.
본 발명의 다른 실시예는, 디지털 판독 전용 데이터를 복수의 번지지정가능 비트로서 저장하는 방법의 형태로 이용된다. 먼저, 복수의 판독 신호 중 하나가 활성일 때, 한 쌍의 상보성 논리 상태 신호 라인 중 하나가 실질적인 전압 기준으로 선택적으로 구동된다. 구동되는 특정 상보성 논리 상태 신호 라인은 활성 판독 신호에 의해서 번지가 지정되는 ROM 비트의 논리 상태를 나타낸다. 각 상보성 논리 상태 신호 라인은 반전되어 반대 논리 상태 신호 라인 상으로 구동됨으로써, 활성 판독 신호의 결과로서 어느 것이 직접 구동되는 지에 상관없이, 두 라인 모두 그들의 적절한 상태로 구동되어, 어느 한 라인으로부터 다른 회로가 ROM 비트의 논리 상태를 판독할 수 있게 한다.
본 발명의 다른 관점 및 효과는, 첨부된 도면을 참조하여 본 발명의 원리를 예를 들어 설명하는, 상세한 후술로부터 보다 명백해질 것이다.
(실시예 1)
본 발명의 일 실시예에 따른 전체 ROM 구조가 도 4에 도시되어 있다. (도 1에서) ROM 비트(110)가 단일 출력을 갖는 대신에, 새로운 ROM 비트(410)는 각기 두 개의 상보성 논리 상태 신호 라인, BIT 및 nBIT를 갖는다. 종래 기술과 마찬가지로, ROM 비트(410)의 각 열은 ROM으로부터 판독될 데이터 워드의 특정 비트에 대응한다. 특정 열 내의 각 ROM 비트(410)는 개별 판독 신호 READOUT에 의해서 개별적으로 번지를 지정할 수 있다. 그 결과, 특정 열의 각 ROM 비트(410)의 BIT 및 nBIT는 함께 묶여 반전 블록(420)의 입력으로서 사용되며, 그 출력은 ROM으로부터 판독될 데이터 정보 DATA이다.
도 5에는 ROM 비트(410) 및 반전 블록(420)에 대한 소정 실시예가 상세히 도시되어 있다. 이 경우, ROM 비트(410)는 단일 NFET NR로 이루어진다. NR은 nBIT 접속(530)이 이루어질 때 일 논리 상태를 나타내고, BIT 접속이 이루어질 때 반대되는 논리 상태를 나타낸다. 접속(530) 또는 접속(540) 중 하나가 이루어지며, 접속(530)과 접속(540)이 동시에 이루어지지는 않는다. NR의 게이트에 연결된 판독 신호 READOUTX는, 논리 하이 상태인 경우에 ROM 비트 x,y를 번지 지정함으로써, NR을 턴온한다. 따라서, READOUTX가 하이가 되는 경우에, BITy 또는 nBITy 중 하나는, 접속(530) 및 접속(540)을 통해 NR이 나타내는 논리 상태에 따라서, 실질적으로 NR의 소스에 연결되는 접지 기준으로 구동된다. 그러므로, BITy 또는 nBITy 중 하나는 실질적으로 접지 기준으로 구동되지만, 다른 것은 어떠한 특정 전압으로도 구동되지 않을 것이다.
특정 열로부터의 BITy 및 nBITy는, 교차 연결된 두 개의 인버터, 즉, 제 1 인버터(500) 및 제 2 인버터(510)로 구성되는 반전 블록(420)으로의 입력으로서 사용된다. 도 5의 실시예에 있어서, 인버터(500) 및 인버터(510)는 p 채널 및 n 채널 FET를 직렬로 연결한 표준 CMOS 인버터로서, 인버터(500)는 PBIT 및 NBIT로 이루어지는 반면, 인버터(510)는 PnBIT 및 NnBIT로 이루어진다. 본 명세서에서 논의되지 않은 다른 인버터 회로도 사용될 수 있다. 인버터(500, 510)는 NR에 의해서 구동되지 않는 논리 상태 신호 라인이, NR에 의해서 구동되는 논리 상태 신호 라인에 의해서 표시되는 적절한 상보성 논리 상태(complementary logic state)로 가정될 수 있게 한다. 예를 들어, nBIT 접속(530)이 이루어질 때, nBITy는 실질적으로 접지로 구동되는 반면, BITy는 구동되지 않은 채 초기 상태로 남아 있다. 그러나, 로우 논리 상태에 있는 nBITy에 의해서, 제 2 인버터(510)는 BITy를 하이 상태로 만든다. 다음에, 제 1 인버터(500)는 그 하이 신호를 이용하여, nBITy를 NR에 의해서 그 신호 라인에서 구동되는 것과 동일한 상태인 로우로 구동한다. 따라서, BITy는 하이이고 nBITy는 로우인데, 이는 ROM 비트 x, y의 논리 상태를 나타낸다. 반대로, nBIT 접속(530) 대신에 BIT 접속(540)이 존재하면, BITy는 실질적으로 접지로 구동되지만, nBITy는 초기 부동 상태이다. 다음에, 제 1 인버터(500)는 입력으로서 BITy의 로우 논리 상태를 이용하여 nBITy를 하이 논리 상태로 만든다. 따라서, 제 2 인버터(510)는 NR에 의해서 BITy에 주입되는 레벨과 양립할 수 있는 이 하이를 입력으로서 이용하여, BITy를 다시 로우로 구동한다. 따라서, 이전의 경우에 도시된 ROM 비트 x, y에 대한 반대 논리 상태, 즉, BITy는 로우인 반면 nBITy는 하이인 논리 상태를 나타낸다.
본 실시예에 있어서, 부가적인 판독 버퍼는 제 3 인버터(520)의 형태로 구현된다. 이 경우, 제 3 인버터(520)에 대한 입력은 nBITy이다. 그러나, 회로가 ROM에 저장된 데이터를 이용하는 것을 필요로 하므로, 제 3 인버터(520)의 입력으로서 BITy가 용이하게 이용될 수 있다. 비반전 인버터와 같은 다른 유형의 버퍼가 제 3 인버터(520) 대신에 사용될 수도 있다. 또한, 특정한 ROM 애플리케이션에 따라서, 제 3 인버터(52) 또는 기타 유형의 버퍼가 필요하지 않을 수도 있다. 본 실시예에서, BITy나 nBITy 중 하나가 DATAy 출력으로서 이용될 수 있다.
본 실시예 및 기타 실시예의 이점은, NFET NR가 완전히 턴온될 것이므로, 전압 마진 문제를 방지한다는 것이다. READOUTX가 하이이면, nBITy 접속(530)이든지 BITy접속(540)이든지 간에, NR의 드레인 상의 전압은 NR의 게이트 상의 READOUTX 신호 전압보다 높아지지 않을 것이다. 그러므로, 어느 접속이든 상관없이, BITy 또는 nBITy 중 하나는 실질적으로 접지로 구동되어, 제 1 인버터(500) 또는 제 2 인버터(510) 중 하나가 충분한 전압 마진으로 적절히 구동될 수 있게 함으로써, 제조 공정, 동작 전원 전압 및 동작 온도의 변화에 대하여 회로의 동작을 보호한다. 또한, 도 5의 실시예는, 효율적인 공간 활용을 위해 도 2의 종래 기술 회로에서와 같이 단일 NFET를 이용한다. 또한, 본 실시예는 READOUTX가 비활성이면, 종래 기술 회로의 동작에서와 마찬가지로 NR이 차단되므로, 전류가 현저히 손실되지는 않는다.
본 발명의 다른 실시예는, 도 6에 도시된 바와 같이, PFET PR에 기초한 ROM 비트를 수반한다. PR의 소스는 VDD에 연결되어, 로우 논리 상태에 있을 때, READOUTX가 활성화된다. 하이일 때, READOUTX는 사실상 PR을 차단한다. READOUTX가 로우가 되면, BITy 또는 nBITy는, nBIT 접속(630)인지 BIT 접속(640)인지에 따라서, 실질적으로 VDD가 된다. 따라서, 활성일 때 접지 기준에 가까워지는 READOUTX의 전압이 PR의 드레인 또는 소스 전압보다 낮아져서 PR이 완전히 온(ON) 상태가 되게 할 것이므로, BITy 또는 nBITy는 VDD에 가까운 전압을 유지할 것이다. 따라서, BITy 또는 nBITy가 각각 제 1 인버터(500) 또는 제 2 인버터(510)를 구동할 때 전압 마진 문제가 발생하지 않는다. 도 5의 실시예와 마찬가지로, BITy 또는 nBITy는 하이로 구동될 것이지만, 반대 신호 라인은 초기의 구동되지 않은 상태로 유지될 것이다. 차례로, 제 2 인버터(510)가 PR에 의해서 구동되는 레벨에 따라서, BITy를 하이로 만드는 BIT 접속(640)이 이루어져서, BITy가 하이일 때, 제 1 인버터(500)는 nBITy를 로우로 구동한다. 반대로, nBIT 접속(630)으로 인해 nBITy가 하이일 때, 제 2 인버터(510)는 PR에 따라 BITy를 로우로 만들어서 제 1 인버터(500)가 nBITy를 하이로 구동하게 한다. BITy 및 nBITy 양자 모두 nBIT 접속(630) 및 BIT 접속(640)에 기초하여 그들의 바람직한 논리 상태로 구동되면, BITy 또는 nBITy가 ROM 비트 x, y에 대한 출력 신호로서 사용될 수 있다. 또한, 제 3 인버터(520) 또는 비반전 버퍼가, ROM 데이터에 액세스하는 다른 회로로부터 BITy 또는 nBITy를 버퍼링하는 데 사용될 수도 있다. 대신에, 특정 애플리케이션에서 필요하지 않은 버퍼링이 제공되면 제 3 인버터(520)는 제거될 수 있다.
대부분의 IC 공정 기술에 있어서, p 채널 FET을 구현하는 데에는 n 채널 FET보다 큰 표면이 필요하다. 따라서, 다수의 애플리케이션에 있어서, ROM 비트(110)에 대해 n 채널 FET를 이용하는 것이 바람직할 것이다.
본 발명의 다른 실시예는, 디지털 판독 전용 데이터를 저장하는 방법의 형태로 이용된다. 먼저, 복수의 판독 신호 중 하나가 활성이면 두 상보성 논리 상태 신호 라인 중 하나는 실질적으로 전압 기준으로 선택적으로 구동된다(단계 700). 따라서, 활성 판독 신호에 의해서 번지가 지정된 ROM 비트의 상태는 상보성 논리 상태 신호 라인 중 어느 것이 구동되는지에 의해서 예시된다. 다음에, 각 상보성 논리 상태 신호 라인의 논리 상태가 반전되어, 다른 상보성 신호 라인을 반대되는 논리 상태로 구동한다(단계 710, 720). 따라서, 두 상보성 논리 상태 신호 라인은, 실제로 활성 판독 신호의 결과로서 어느 것이 선택적으로 구동되는 지에 관계없이, 바람직한 논리 상태로 구동된다. 이어서, (필요하다면), 상보성 논리 상태 신호 라인 중 어느 하나가 다른 회로에 의해서 사용하기 위해 버퍼링 될 수 있다(단계 730). 그러나, 특정 애플리케이션에 따르면, 그러한 버퍼링이 필요 없거나 바람직하지 않을 수도 있다.
이상, 본 발명의 실시예는, 특히 저 전원 전압 환경에서 유용한 ROM 회로 및 방법을 제공하는 것으로 도시되었다. 본 발명에서는 다른 특정 회로 및 방법도 이용할 수 있다. 따라서, 본 발명은 이와 같이 설명되고 예시된 특정 형태로 한정되는 것이 아니라, 특허청구범위에 의해서만 한정된다.
본 발명에 따르면, 각 ROM 비트에 필요한 다이 면적을 최소화하고, 판독되지 않을 때 전력을 거의 손실하지 않으면서, 비교적 낮은 전원 전압에서 보다 큰 전압 마진을 얻을 수 있는 새로운 IC ROM 설계를 이룰 수 있다.

Claims (26)

  1. 복수의 번지지정가능 비트(addressable bits)를 저장할 수 있는 디지털 ROM(read-only memory) 회로(400)에 있어서,
    복수의 판독 신호(READOUT) 중 하나가 활성인 경우에, 제 1 상보성 논리 상태 신호 라인(BIT)과 제 2 상보성 논리 상태 신호 라인(nBIT) 중 정확히 하나를 전압 기준(a voltage reference)으로 선택적으로 구동하는 수단(410) -상기 제 1 상보성 논리 상태 신호 라인(BIT)은 제 1 논리 상태를 나타내고, 상기 제 2 상보성 논리 상태 신호 라인(nBIT)은 제 2 논리 상태를 나타내며, 구동되고 있는 상보성 논리 상태 신호 라인은 상기 활성인 판독 신호에 의해서 번지가 지정된 상기 ROM 회로의 비트의 논리 상태를 나타냄- 과,
    상기 제 2 상보성 논리 상태 신호 라인(nBIT)을 구동하도록, 상기 제 1 상보성 논리 상태 신호 라인(BIT) 상의 논리 레벨을 반전시키는 제 1 수단(500)과,
    상기 제 1 상보성 논리 상태 신호 라인(BIT)을 구동하도록, 상기 제 2 상보성 논리 상태 신호 라인(nBIT) 상의 논리 레벨을 반전시키는 제 2 수단(510)을 포함하는
    디지털 ROM 회로.
  2. 제 1 항에 있어서,
    상기 선택적 구동 수단은 복수의 n 채널 FET(NR)이되,
    각각의 n 채널 FET(NR)은 비트를 나타내고, 각각의 n 채널 FET(NR)의 게이트는 상기 복수의 판독 신호(READOUT) 중 하나에 연결되며, 각각의 n 채널 FET(NR)의 소스는 접지 기준에 접속되고, 각각의 n 채널 FET(NR)의 드레인은 상기 상보성 논리 상태 신호 라인(BIT, nBIT) 중 정확히 하나에 접속되는
    디지털 ROM 회로.
  3. 제 1 항에 있어서,
    상기 선택적 구동 수단은 복수의 p 채널 FET(PR)이되,
    각각의 p 채널 FET(PR)는 비트를 나타내고, 각각의 p 채널 FET(PR)의 게이트는 상기 복수의 판독 신호(READOUT) 중 하나에 연결되며, 각각의 p 채널 FET(PR)의 소스는 공급 전압 기준에 접속되고, 각각의 p 채널 FET(PR)의 드레인은 상기 상보성 논리 상태 신호 라인(BIT, nBIT) 중 정확히 하나에 접속되는
    디지털 ROM 회로.
  4. 제 1 항에 있어서,
    상기 제 1 반전 수단(500)은 직렬 접속된 n 채널 FET(NBIT)와 p 채널 FET(PBIT)을 CMOS(complementary MOS) 쌍으로서 포함하는
    디지털 ROM 회로.
  5. 제 1 항에 있어서,
    상기 제 2 반전 수단(510)은 직렬 접속된 n 채널 FET(NnBIT)와 p 채널 FET(PnBIT)을 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  6. 제 1 항에 있어서,
    다른 디지털 회로를 통해 사용하기 위해 상기 제 1 상보성 논리 상태 신호 라인(BIT) 상의 논리 레벨을 버퍼링하는 수단(520)을 더 포함하는
    디지털 ROM 회로.
  7. 제 6 항에 있어서,
    상기 버퍼링 수단(520)은 직렬 접속된 n 채널 FET(NB)와 p 채널 FET(PB)를 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  8. 제 1 항에 있어서,
    다른 디지털 회로에 의해서 사용하기 위한 상기 제 2 상보성 논리 상태 신호 라인(nBIT) 상의 논리 레벨을 버퍼링하는 수단(520)을 더 포함하는
    디지털 ROM 회로.
  9. 제 8 항에 있어서,
    상기 버퍼링 수단(520)은 직렬로 연결되는 n 채널 FET(NB)와 p 채널 FET(PB)를 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  10. 복수의 번지지정가능 비트를 저장할 수 있는 디지털 ROM 회로(400)에 있어서,
    복수의 n 채널 FET(NR) -각각의 n 채널 FET(NR)은 비트를 나타내고, 각각의 n 채널 FET(NR)의 게이트는 복수의 판독 신호(READOUT) 중 하나에 연결되며, 각각의 n 채널 FET(NR)의 소스는 접지 기준에 접속되고, 각각의 n 채널 FET(NR)의 드레인은 제 1 상보성 논리 상태 신호 라인(BIT) 및 제 2 상보성 논리 상태 신호 라인(nBIT) 중 정확히 하나에 접속되되, 상기 제 1 상보성 논리 상태 신호 라인(BIT)은 제 1 논리 상태를 나타내고, 상기 제 2 상보성 논리 상태 신호 라인(nBIT)은 제 2 논리 상태를 나타냄- 와,
    자신의 입력이 상기 제 1 상보성 논리 상태 신호 라인(BIT)에 연결되는 제 1 인버터(500)와,
    제 2 인버터(510)를 포함하되,
    상기 제 2 인버터(510)의 입력은 상기 제 2 상보성 논리 상태 신호 라인(nBIT) 및 상기 제 1 인버터(500)의 출력에 연결되고, 상기 제 2 인버터(510)의 출력은 상기 제 1 인버터(500)의 입력에 연결되는
    디지털 ROM 회로.
  11. 제 10 항에 있어서,
    상기 제 1 인버터(500)는 직렬 접속된 n 채널 FET(NBIT)와 p 채널 FET(PBIT)를 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  12. 제 10 항에 있어서,
    상기 제 2 인버터(510)는 직렬 접속된 n 채널 FET(NnBIT)와 p 채널 FET(PnBIT)를 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  13. 제 10 항에 있어서,
    판독 버퍼(520)를 더 포함하되,
    상기 판독 버퍼(520)의 입력은 상기 제 1 인버터(500)의 출력에 의해서 구동되는
    디지털 ROM 회로.
  14. 제 13 항에 있어서,
    상기 판독 버퍼(520)는 직렬 접속된 n 채널 FET(NB)와 p 채널 FET(PB)을 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  15. 제 10 항에 있어서,
    판독 버퍼(520)를 더 포함하되,
    상기 판독 버퍼(520)의 입력은 상기 제 2 인버터(510)의 출력에 의해서 구동되는
    디지털 ROM 회로.
  16. 제 15 항에 있어서,
    상기 판독 버퍼(520)는 직렬 접속된 n 채널 FET(NB)와 p 채널 FET(PB)를 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  17. 복수의 번지지정가능 비트를 저장할 수 있는 디지털 ROM 회로(400)에 있어서,
    복수의 p 채널 FET(PR) -각각의 p 채널 FET(PR)는 비트를 나타내고, 각각의 p 채널 FET(PR)의 게이트는 복수의 판독 신호(READOUT) 중 하나에 연결되며, 각각의 p 채널 FET(PR)의 소스는 공급 전압 기준에 접속되고, 각각의 p 채널 FET(PR)의 드레인은 제 1 상보성 논리 상태 신호 라인(BIT) 및 제 2 상보성 논리 상태 신호 라인(nBIT) 중 정확히 하나와 접속되되, 상기 제 1 상보성 논리 상태 신호 라인(BIT)은 제 1 논리 상태를 나타내고, 상기 제 2 상보성 논리 상태 신호 라인(nBIT)은 제 2 상태를 나타냄- 와,
    입력이 상기 제 1 상보성 논리 상태 신호 라인(BIT)에 연결되는 제 1 인버터(500)와,
    입력이 상기 제 2 상보성 논리 상태 신호 라인(nBIT) 및 상기 제 1 인버터(500)의 출력에도 연결되고, 출력이 상기 제 1 인버터(500)의 입력에 연결되는 제 2 인버터(510)를 포함하는
    디지털 ROM 회로.
  18. 제 17 항에 있어서,
    상기 제 1 인버터(500)는 직렬 접속된 n 채널 FET(NBIT)와 p 채널 FET(PBIT)를 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  19. 제 17 항에 있어서,
    상기 제 2 인버터(510)는 직렬 접속된 n 채널 FET(NnBIT)와 p 채널 FET(PnBIT)를 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  20. 제 17 항에 있어서,
    판독 버퍼(520)를 더 포함하되,
    상기 판독 버퍼(520)의 입력은 상기 제 1 인버터(500)의 출력에 의해서 구동되는
    디지털 ROM 회로.
  21. 제 20 항에 있어서,
    상기 판독 버퍼(520)는 직렬 접속된 n 채널 FET(NB)와 p 채널 FET(PB)를 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  22. 제 17 항에 있어서,
    판독 버퍼(520)를 더 포함하되,
    상기 판독 버퍼(520)의 입력은 상기 제 2 인버터(510)의 출력에 의해서 구동되는
    디지털 ROM 회로.
  23. 제 22 항에 있어서,
    상기 판독 버퍼(520)는 직렬 접속된 n 채널 FET(NB)와 p 채널 FET(PB)를 CMOS 쌍으로서 포함하는
    디지털 ROM 회로.
  24. 디지털 판독 전용 데이터를 복수의 번지지정가능 비트로서 저장하는 방법에 있어서,
    복수의 판독 신호 중 하나가 활성인 경우에, 제 1 및 제 2 상보성 논리 상태 신호 라인 중 정확히 하나를 전압 기준으로 선택적으로 구동하는 단계(700) -상기 제 1 상보성 논리 상태 신호 라인은 제 1 논리 상태를 나타내고, 상기 제 2 상보성 논리 상태 신호 라인은 제 2 논리 상태를 나타내며, 구동되고 있는 상보성 논리 상태 신호 라인은 상기 활성 판독 신호에 의해서 번지가 지정된 ROM 회로의 비트의 논리 상태를 나타냄- 와,
    상기 제 2 상보성 논리 상태 신호 라인을 구동하도록, 상기 제 1 상보성 논리 상태 신호 라인 상의 논리 레벨을 반전시키는 단계(710)와,
    상기 제 1 상보성 논리 상태 신호 라인을 구동하도록, 상기 제 2 상보성 논리 상태 신호 라인 상의 논리 레벨을 반전시키는 단계(720)를 포함하는
    디지털 판독 전용 데이터의 저장 방법.
  25. 제 24 항에 있어서,
    다른 디지털 회로를 통해 사용하기 위해 상기 제 1 상보성 논리 상태 신호 라인 상의 논리 레벨을 버퍼링하는 단계(730)를 더 포함하는
    디지털 판독 전용 데이터의 저장 방법.
  26. 제 24 항에 있어서,
    다른 디지털 회로를 통해 사용하기 위해 상기 제 2 상보성 논리 상태 신호 라인 상의 논리 레벨을 버퍼링하는 단계(730)를 더 포함하는
    디지털 판독 전용 데이터의 저장 방법.
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