KR0184617B1 - 감지 증폭기의 프리세팅 기능을 갖는 반도체 메모리 장치 - Google Patents

감지 증폭기의 프리세팅 기능을 갖는 반도체 메모리 장치 Download PDF

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Abstract

메모리 셀 어레이(1)와, 상기 메모리 셀 어레이의 ROM 셀들 중에서 선택된 한 ROM 셀로부터의 판독 데이타를 수신하는 디지트 라인(DL1)과, 이 디지트 라인에서의 전압(V2)을 감지하여 감지 전압 신호(Vs)를 발생하는 감지 증폭기(2'), 및 감지 전압 신호와 기준 전압 신호(VREF)를 비교하여 출력 신호(D0)를 발생시키는 비교기(4)를 포함하는 반도체 메모리 장치에 있어서, 어드레스 변화 검출 신호(ATD)를 수신함으로써 감지 전압 신호를 프리세팅하도록 프리세팅 회로(7) 및 정전압 발생 회로(8)가 제공된다.

Description

감지 증폭기의 프리세팅 기능을 갖는 반도체 메모리 장치
제1도는 종래 기술의 ROM 장치를 도시한 블록 회로도.
제2도는 제1도의 감지 증폭기의 상세 회로도.
제3도는 제2도에 도시된 감지 증폭기의 출력 트랜지스터의 입/출력 특성을 나타낸 그래프.
제4도는 제1도의 기준 회로의 상세 회로도.
제5도는 제1도의 어드레스 변화 검출 회로의 상세 회로도.
제6도는 제1도의 ROM 장치의 동작을 나타내는 타이밍도.
제7도는 종래 기술의 페이지 모드 ROM 장치를 나타내는 회로도.
제8도는 제7도의 래치 회로의 회로도.
제9도는 종래 기술의 다른 페이지 모드 ROM 장치를 나타내는 회로도.
제10도는 제9도의 ROM 장치의 동작을 나타내는 타이밍도.
제11도는 본 발명에 따른 ROM 장치의 일 실시예를 나타내는 회로도.
제12도는 제11도의 감지 증폭기와 프리세팅 회로 및 정전압 발생 회로의 회로도.
제13도는 제11 및 12도의 ROM 장치의 동작을 나타내는 타이밍도.
제14도는 본 발명에 따른 ROM 장치의 제 2 실시예를 나타내는 회로도.
제15도는 본 발명에 따른 ROM 장치의 제 3 실시예를 나타내는 회로도.
제16a, b, c, d도는 제11, 14 및 15도의 메모리 셀 어레이의 변형 회로도.
제17도는 제12도의 프리세팅 회로의 변형 회로도.
제18a 및 b도는 제12도의 정전압 발생 회로의 변형 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 2 : 감지 증폭기
3 : 기준 회로 4 : 비교기
5 : ATD 회로 6 : 제어 회로
본 발명은 ROM 셀을 포함하는 반도체 메모리 장치에 관한 것으로, 특히, 반도체 메모리 장치내의 감지 증폭기의 프리세팅 기능에 관한 것이다.
ROM 장치는 대개 마스크 ROM 장치와, EPROM(erasable programmable ROM) 장치 및 EEPROM(electrically erasable programmable ROM) 장치와 같은 비휘발성 ROM 장치로 대별된다.
마스크 ROM 장치에 있어서, 메모리 셀의 2 진 데이타 0 또는 1 은 증가형 트랜지스터(enhancement type transistor)의 존재 또는 부재, 트랜지스터의 로우 또는 하이 임계 전압, 트랜지스터의 공핍형(depletion type) 또는 증가형, 또는 하나의 비트 라인(bit line)에 트랜지스터를 접속하는 접속 윈도우(Contact window)의 존재 또는 부재에 해당한다.
이와 유사하게, EPROM 또는 EEPROM 장치에 있어서, 2 진 데이타 0 또는 1은 트랜지스터의 로우 또는 하이 임계 전압에 해당하며, 이는 터널 효과(tunnel effect)에 기인하는 캐리어(전자)의 플로우팅 게이트(floating gate)내로의 유입에 의해 결정된다.
종래 기술의 ROM 장치는 ROM 메모리 셀들로 형성되는 메모리 셀 어레이와, ROM 메모리 셀들중 선택된 한 셀로부터의 판독 데이터(read data)를 수신하기 위한 디지트 라인(digit line)과, 감지 전압 신호를 발생하기 위해 디지트 라인에서 전압을 감지하기 위한 감지 증폭기와, 기준 전압 신호를 발생하기 위한 기준 회로, 및 감지 전압 신호와 기준 전압 신호를 비교하여 출력 신호를 발생하기 위한 비교기를 구비한다. 또한, 감지 증폭기와 기준 회로 사이에 등화기(equalizer)가 제공되어, 판독 동작의 속도를 증진시킨다. 이러한 경우, 등화기는 소위 어드레스 변화 검출 신호(1990년 2월 IREE 저널의 고체 회로 책 25 권, 1호, 페이지 72∼77 에 기재된 케이.이마미야 등에 의한 노이즈에 강한 설계의 68ns 4M 비트 CMOS EPROM 참조)에 의해 동작된다. 이에 대해서는 이하 상세히 설명될 것이다.
그러나, 상기 종래 기술의 ROM 장치에 있어서는, 디지트 라인이 등화기 즉, 감지 증폭기와 기준 회로에 의해 미리 충전되므로, 전력 손실이 증대된다. 특히, 상기 종래 기술의 ROM 장치가 페이지 모드 ROM 장치에 적용된 경우에 기준 회로의 수가 증가하므로 전력 손실이 더욱 심해진다. 또한, 이 경우 수가 늘어난 기준 회로들에 의해 집적이 어렵게 된다. 주목할 사항은 페이지 모드 ROM 장치에서 기준 회로의 수가 매우 줄어든다면, 판독 동작의 속도가 낮아진다는 점이다.
따라서, 본 발명의 목적은 ROM 장치내의 손실 전력을 감소시키는데 있다.
본 발명의 다른 목적은 페이지 모드 ROM 장치 및 병릴 비트 출력 ROM 장치에서의 전력 손실을 줄이고 집적도를 향상시키는데 있다.
본 발명에 따르면, 메모리 셀 어레이와, 상기 메모리 셀 어레이에서 선택된 한 ROM 셀로부터의 판독 데이타를 수신하기 위한 디지트 라인과, 상기 디지트 라인에서의 전압을 감지하여 감지 전압 신호를 발생하기 위한 감지 증폭기, 및 상기 감지 전압 신호를 기준 전압 신호와 비교하여 출력 신호를 발생하기 위한 비교기를 구비하는 ROM 장치에 있어서, 어드레스 변화 검출 신호의 수신에 의해 감지 전압 신호를 프리세팅 하기 위한 프리세팅 회로와 정전압 발생 회로가 제공된다. 따라서, 기준 회로에 의해서가 아니라 프리세팅 회로를 갖춘 감지 증폭기에 의해 디지트 라인이 프리챠징(precharging)되기 때문에 전력 손실이 줄어들 수 있다. 또한, 기준 회로에 의해 디지트 라인이 프리챠징되지 않기 때문에 페이지 모드 ROM 장치 및 병렬 비트 출력 ROM 장치에서의 기준 회로의 수가 감소되고, 따라서 집적도가 향상된다.
양호한 실시예를 설명하기에 앞서, 제1도 내지 10도를 참조하여 종래 기술의 ROM 장치에 대해 설명한다.
제1도는 종래 기술에 의한 ROM 장치를 나타낸다. 이 도면에서 도면 부호(1)은 접지(GND)에 접속된 소스와, 비트 라인(BL1, ..., BLn)중 하나에 접속된 드레인과, 플로우팅 게이트, 및 워드 라인(WL1, ..., WLm)에 접속된 제어 게이트를 각각 갖는 비휘발성 메모리 셀(M11, ..., M1n, ..., Mm1, ..., Mmn)에 의해 형성된 메모리 셀 어레이를 나타낸다. 비트 라인(BL1, ..., BLm)은 열 선택 트랜지스터(N 채널 증가형 MOS 트랜지스터)(QY1, ..., QYn)를 거쳐 디지트 라인 DL1에 접속된다. X 어드레스 신호(Xl, ..., Xm)중 하나는 행 디코더(도시않됨)에 의해 하이로 되며, 따라서, 워드 라인(WL1, ..., WLm)중의 하나가 선택된다. 이와 유사하게, Y 어드레스 신호(Yl, ...., Yn)중의 하나는 열 디코더(도시않됨)에 의해 하이로 되며, 따라서 비트 라인(BL1, ..., BLn)중 하나가 선택되어 디지트 라인 DL1에 접속된다. 이와같이, 데이타는 그 선택된 메모리 셀로부터 디지트 라인 DL1에 판독된다.
도면부호 (2)는 디지트 라인 DL1에서의 전압 V2를 감지하여 감지 전압 신호 Vs 를 발생하는 감지 증폭기를 가리킨다. 또한, 도면부호 (3)은 기준 전압 신호 VREF를 발생하기 위한 기준 회로를 가리킨다. 감지 전압 신호 Vs 는 출력 신호 DO를 발생시키는 비교기(4)에 의해 기준 전압 신호 VREF와 비교된다.
도면부호 (5)는 최소한 X 어드레스 신호(X1, ..., Xm)와 Y 어드레스 신호(Y1, ..., Yn)중의 한 신호의 변화를 검출하기 위한 어드레스 변화 검출(address transition detection; ATD) 회로를 가리키며, 상기 회로는 신호 ATD 와 이를 반전한 신호를 발생한다.
도면부호 (6)은 제1도의 전체 장치를 제어하기 위한 제어 회로를 가리킨다. 제어 회로(6)는 판독 모드 신호 RD 등을 발생시킨다.
도면부호 QE1 과 QE2 는 각각 P 채널 증가형 트랜지스터와 N 채널 증가형 트랜지스터로서, 신호 ATD 와에 응답하여 감지 전압 Vs 과 기준 전압 VREF을 등화시키기 위한 등화기로서 기능한다.
제2도는 제1도에 도시된 감지증폭기(2)의 상세 회로도이다. 감지증폭기(2)는 판독 모드 신호 RD 에 의해 제어되는 P 채널 증가형 MOS 트랜지스터(201)와, 부하(load) 기능의 P 채널 증가형 MOS 트랜지스터(202)와, 디지트 라인(DL1)에서의 전압 V2와 판독 모드 신호 RD 에 의해 제어되는 N 채널 증가형 MOS 트랜지스터(203, 204)와, 부하 기능의 도핑되지 않은 N 채널 MOS 트랜지스터(205)와, N 채널 증가형 MOS 트랜지스터(206), 및 프리챠징(precharging) N 채널 증가형 MOS 트랜지스터(207)로 형성되는 궤환 NOR 회로 형태로 되어 있다. 제어가 기록 모드(=하이)일 때 트랜지스터(201)와 트랜지스터(204)는 각각 오프 또는 온으로 되어 감지 증폭기(2)가 디스이블되고, 제어가 판독 모드(=로우) 일때 트랜지스터(201)와 트랜지스터(204)가 각각 온 및 오프로 되어 감지 증폭기(2)가 인에이블된다. 또한, 트랜지스터(205)의 구동 전력은 메모리 셀-온 전류에 의해 결정된다. 더욱이, 트랜지스터(201 내지 204)는 감지 증폭기(2)의 입력 전압 V2를 증폭시키기에 충분히 높은 이득을 갖는다.
제2도에 도시된 감지 증폭기(2)의 특성은 트랜지스터(206)의 입/출력 특성을 나타내는 제3도를 참조하여 설명된다.
판독 모드(=로우)에서, 디지트 라인 DL1은 일반적으로 제3도의 점 R에서 다음 조건을 만족시키기 위해 트랜지스터(202, 203 및 205 내지 207)에 의해 바이어스된다.
V3= V2+ Vthn (1)
여기에서, V3은 노드 N1 에서의 전압이고, Vthn 은 트랜지스터(206)의 임계 전압이다.
점(R)은 데이타 1(오프 상태)을 갖는 메모리 셀이 선택되는 상태에 해당하며, 따라서, 점 R 에서의 전압값 V2, V3은 각각 V2(오프)와 V3(오프)로 정의된다.
데이타 0(온 상태)을 갖는 메모리 셀이 선택되면, 전류가 이 메모리 셀을 통해 흐르고 전압 V2가 감소되어 평형점 Q 로 제어가 이동된다. 그러므로 점 Q 에서의 전압값 V2와 V3은 각각 V2(온)와 V3(온)로 정의된다. 보다 상세하게는, 디지트 라인 DL1에서의 전압 V2가 초기에 OV 에 있다면, 디지트 라인 DL1은 프리챠징 트랜지스터(207)에 의해 충전되어, 제어가 특성 선 T 를 따라 점 O 에서 점 P 로 이동된다. 이후에는, 프리챠징 트랜지스터(207)가 오프로 되기 때문에, 디지트 라인 DL1이 트랜지스터(205)에 의해서만 충전되어 제어가 점 P 에서 점 Q 로 이동된다.
또한, 데이타 0 을 갖는 메모리 셀의 선택이 데이타 1을 갖는 메모리 셀의 선택으로 절환될 때, 제어는 점 Q로부터 P' 을 거쳐 점 R 로 이동된다 또한, 데이타 1을 갖는 메모리 셀의 선택이 데이타 0을 갖는 메모리 셀의 선택으로 절환될 때, 제어는 점 R 로부터 점 P' 를 거쳐 점 Q 로 이동된다.
제4도는 제1도에 도시된 기준 회로(3)의 상세 회로도이다. 제4도에서 도면부호 (3)은 판독 모드 신호 RD 에 의해 제어되는 P 채널 증가형 MOS 트랜지스터(301)와, 부하 기능의 P 채널 증가형 MOS 트랜지스터(302)와, 판독 모드 신호에 의해 제어되는 N 채널 증가형 MOS 트랜지스터(304)와, 부하 기능의 도핑되지 않은 N 채널 MOS 트랜지스터(305), 및 N 채널 증가형 MOS 트랜지스터(306)로 형성되는 궤환 NOR 회로 형태로 되어 있다. 트랜지스터(303)의 게이트와 트랜지스터 (306)의 소스는 열 선택 트랜지스터(QYl, ..., QYm)중 하나에 대응하는 N 채널 증가형 MOS 트랜지스터(307) 및 메모리 셀(M11, ...)중 하나에 대응하는 의사 메모리 셀(dummy memory cell)(308)에 접속된다. 또한, 프리챠징 트랜지스터(207)는 제공되지 않는 대신에, 트랜지스터(305)의 게이트 폭 대 게이트 길이의 비율(W/L)이 트랜지스터(205)의 게이트 폭 대 길이의 비율보다 크다. 또한, 이러한 경우, 제어가 기록 모드(=하이)에 있을 때, 트랜지스터(301)와 트랜지스터(304)가 각각 오프 및 온으로 되어, 기준 회로가 디스에이블되며, 제어가 판독 모드(=로우)에 있을 때, 트랜지스터(301,304)는 각각 온 및 오프로 되어 도면부호 (2)가 인에이블된다.
제5도는 제1도에 도시된 어드레스 변화 검출 회로(5)의 상세 회로도이다. 어드레스 변화 검출 회로(5)는 X 어드레스 신호 X1의 변화를 검출하기 위한 배타적 OR 회로(511) 및 지연 회로(521), …, X 어드레스 신호 Xm의 변화를 검출하기 위한 배타적 OR 회로(51m) 및 지연 회로(52m)를 포함하고, Y 어드레스 신호 Y1의 변화를 검출하기 위한 배타적 OR 회로(531) 및 지연회로(541), …, Y 어드레스 신호 Yn의 변화를 검출하기 위한 배타적 OR 회로(53n) 및 지연 회로(54n)를 포함한다. 배타적 OR 회로(511, ..., 51m, 531, ..., 53n)의 출력은 신호 ATD 를 출력하기 위한 반전 출력 단자 및 신호를 출력하기 위한 비반전 출력 단자를 갖춘 OR 회로(54)에 공급된다. 즉, 최소한 어드레스 신호(X1, ..., Xm, Yl, ..., Yn)중 하나가 변화되면, 해당 배타적 OR 회로가 지연 회로(521, ..., 52m, 531, ..., 53n 중 한 회로)에 의해 결정된 펄스폭을 갖는 펄스 신호를 출력하고, 그 결과, OR 회로(54)는 펄스 신호 ATD 및를 출력하게 된다.
제1, 2, 4 및 5도에 도시된 ROM 장치의 동작은 제6도를 참조하여 설명한다. 제6도에서 판독 모드 신호 RD 는 로우이고, X 어드레스 신호 X1만이 하이로 되며, 나머지 X 어드레스 신호는 로우인 것으로 가정한다. 또, 메모리 셀(M11)은 데이터 1(오프상태)을 저장하고 메모리 셀(M1n)은 데이터 0(온 상태)을 저장하는 것으로 가정한다.
시간 t1에서, Y 어드레스 신호 Yn이 로우로 되어 트랜지스터(QYn)가 오프되고, Y 어드레스 신호 Y1이 하이로 되어 트랜지스터(QY1)이 온되므로, 메모리 셀 M11이 선택된다. 그 결과, 어드레스 변화 검출 회로(5)의 출력 신호 ATD와가 각각 로우와 하이로 변화되고, 따라서 등화기(QE1, QE2)가 온된다. 따라서, 감지 증폭기(2)의 감지 전압 Vs 및 기준 회로(3)의 기준 전압 VREF가 등화, 즉 Vs=VREF가 된다. 이때, 비트 라인 BL1이 전압 V1(1)을 증가시키도록 충전되기 때문에, 디지트 라인 DL1에서의 전압 V2는 감소되고 노드 N1에서의 전압 V3는 증가된다. 이 결과, 트랜지스터(206)가 온되고, 따라서 디지트 라인 DL1과 비트 라인 BL1이 감지 증폭기(2)의 트랜지스터(205, 207)와 기준 회로 (3)의 트랜지스터(305)에 의해 충전되어, 전압 V2와 V1(1)이 증가한다. 이와 같은 충전 동작으로 인해, 감지 증폭기(2)의 감지 전압 Vs와 기준 회로(3)의 기준 전압 VREF은 빠르게 감소된다.
비트 라인 BL1과 디지트 라인 DL1의 충전 동작이 진행될때, 노드 N1에서의 전압 V3은 감소되고, 감지 전압 Vs(=VREF)른 증가한다. 이결과, 시간 t2에서, 전압 V3와 전압 V2간의 차가 트랜지스터(206)의 임계 전압인 Vthn에 도달할때, 트랜지스터(206)는 오프된다. 그 이후, 노드 N2(Vs = VREF)에 대한 충전 동작은 트랜지스터(205)에 의해서만 점진적으로 실행된다.
시간 t3에서, 디지트 라인 DL1에서의 전압 V2가 평형 상태에 도달할 때, 어드레스 변화 검출 회로(5)의 출력 신호 ATD와가 각각 하이 레벨과 로우 레벨로 충전되고, 등화기(QE1, QE2)가 디스에이블되어, 감지 증폭기(2)가 기준 회로(3)로부터 전기적으로 분리된다. 이결과, 감지 증폭기(2)의 감지 전압 신호 Vs 가 다음과 같이 증가한다.
Vs(오프) = Vcc - Vtho (2)
여기에서, Vtho 는 트랜지스터(205)의 임계 전압이다. 한편, 기준 전압 신호 VREF는 다음과 같이 남게 된다.
VREF= VREFO(3)
그러므로, 시간 t4에서, Vs - VREFα (α 는 일정 값) 일때, 비교기(4)는 자신의 출력(D0)를 로우에서 하이로 변환시킨다.
따라서, 데이타 1 감지 속도는 시간 t1에서 시간 t4까지의 시간 주기에 의해 결정된다.
다음, 시간 t5에서, Y 어드레스 신호 Y1이 로우로 되어 트랜지스터(QY1)이 오프되고, Y 어드레스 신호 Yn 이 하이로 되어 트랜지스터(QYn)이 온 되므로, 메모리 셀 M1n 이 선택된다. 그결과, 어드레스 변화 검출 회로(5)의 출력 신호 ATD 와는 각각 로우와 하이로 다시 충전되고, 따라서, 등화기(QE1, QE2)가 온 된다. 이와같이, 감지 증폭기(2)의 감지 전압 신호 Vs 와 기준 회로(3)의 기준 전압 신호 VREF가 등화, 즉, Vs = RREF로 된다. 이때, 비트 라인 BL1이 충전되어 전압 V1(n)이 증가하므로, 디지트 라인 DL1에서의 전압 V2가 감소되고, 노드 N1에서의 전압 V3는 증가한다. 이 결과, 트랜지스터(206)가 온 되고, 따라서, 전압 V2와 V1(n)을 증가시키기 위해 디지트 라인 DL1과 비트 라인 BL1이 감지 증폭기(2)의 트랜지스터(205, 207) 및 기준 회로(3)의 트랜지스터(305)에 의해 충전된다. 이 충전 동작으로 인해, 감지 증폭기(2)의 감지 전압 Vs 와 기준 회로(3)의 기준 전압VREF가 신속하게 감소된다.
디지트 라인 DL1비트 라인 BLn의 충전 동작이 진행될 때, 노드 N1에서의 전압 V3는 감소되고, 감지 전압 Vs(=VREF)는 증가된다. 그 결과, 시간 t6에서, 전압 V3와 전압 V2간의 차가 트랜지스터(206)의 임계 전압 Vthn 에 도달할 때, 트랜지스터(206)는 오프된다. 이후, 노드 N2 (Vs = VREF)에 대한 충전 동작이 점진적으로 트랜지스터 (205)에 의해서만 수행된다.
시간 t7에서, 디지트 라인 DL1에서의 전압 V2가 평형 상태에 진입할때, 어드레스 변화 검출 회로(5)의 출력 신호 ATD 와가 각각 하이와 로우로 충전되고 등화기(QE1, QE2)가 디스에이블되므로, 감지 증폭기(2)는 기준 회로(2)와 전기적으로 분리된다. 그 결과, 감지 증폭기(2)의 감지 전압 신호 Vs 가 다음과 같이 감소된다.
Vs(오프) = Vcc - Vtho - β (4)
여기에서, β 는 트랜지스터(205)의 전류 구동 능력 대 M1n 등의 메모리 셀내의 온-전류의 비율에 의해 결정된 일정한 값이다. 한편, 기준 전압 신호 VREF는
VREF= VREFO
로 남는다. 그러므로, 시간 t8에서, VREF-Vs α 일때, 비교기(4)는 자신의 출력 DO 를 하이 에서 로우로 변환시킨다.
따라서, 데이타 0 감지 속도는 시간 t5에서 시간 t8까지의 시간 주기에 의해 결정된다.
그러므로, 제1도에 도시된 종래 기술의 ROM 장치에 있어서는, 디지트 라인 DL1과 BL1등의 비트 라인에 대한 충전 동작이 등화기(QE1, QE2)로 결합된 감지 증폭기(2) 및 기준 회로(3)에 의해 수행되므로, 비록 감지 동작 속도가 빠르더라도 전력 손실이 크다.
한편, 페이지 모드 ROM 장치는 판독 동작 속도를 증가시키도록 개발되어 왔다. 예를 들어, 통상의 판독 모드에서, 바이트(8 비트) 데이타가 120ns 로 판독된다면, 8 바이트의 데이타는 960ns 로 판독된다. 이에 대조적으로, 페이지 모드에서는, 1 바이트의 데이타가 동일하게 120ns 로 판독되면, 첫번째 바이트는 120ns 로 판독되고 그다음 데이타 바이트들은 각각 60ns 로 판독되기 때문에, 8 개의 데이타 바이트는 540ns 로 판독된다.
제7도는 종래 기술에 의한 페이지 모드 ROM 장치를 나타낸다. 이 ROM 장치는 페이지 모드에서 8 바이트(64 비트)를 출력하며, 64 개의 회로(C11, C12, ..., C18, ..., C81, C82, ..., C88)가 상기 ROM 장치에 제공된다. 각 회로 (C11, C12, ..., C18, ..., C81, C82, ..., C88)들은 메모리 셀 어레이(1)와, 감지 증폭기(2)와, 기준회로(3)와, 비교기(4), 및 등화기(QE1, QE2)를 구비한다. 또한, 64 개의 래치 회로(LA11, LA12, ..., LA18, ..., LA81, LA82, ..., LA88)가 제공되며, 상기 래치 회로들은 회로(C11, C12, ..., C18, ..., C81, C82, ..., C88)의 래치 출력 신호(DO11, DO12, ..., DO18, ..., DO81, DO82, ..., DO88)를 각각 수신한다. 제8도에 도시된 바와 같이, 각 래치 회로들은 직렬 접속된 두개의 인버터로 형성된다. 래치 회로(LA11, LA12, ..., LA18, ..., LA81, LA82, ..., LA88)와 출력 버스(OB1, OB2, ..., OB8) 사이에는 N 채널 증가형 트랜지스터(QF11, QF12, ..., QF18, ..., QF81, QF82, ..., QF88)가 제공되며, 이 트랜지스터들은 제어 회로(6')로부터 생성되는 페이지 선택 신호(S1, S2, ..., S8)에 의해 제어된다.
제7도에 도시된 ROM 장치의 페이지 모드 판독 동작은 다음과 같다.
제1 판독 사이클에서, 모든 회로(C11, C12, ..., C18, ..., C81, C82, ..., C88)가 인에이블(enable) 되고, 그 출력(DO11, DO12, ..., DO18, ..., DO81, DO82, ..., DO88)은 래치 회로(LA11, LA12, ..., LA18, ..., LA81, LA82, ..., LA88)에서 각각 동시에 래치된다. 이때, 페이지 선택 신호 S1 이 하이로 되고 트랜지스터(QP11, QP12, ..., QP18)이 온되어, 페이지 1의 데이타가 출력 버스(OB1, OB2, ..., OB8)에서 얻어진다.
제2판독 사이클에서, 페이지 선택 신호 S2(도시않됨)가 하이로 되고 트랜지스터(QP21, QP22, ..., QP18(도시않됨))가 온되어, 페이지 2의 데이타가 출력 버스(OB1, OB2, ..., OB8)에서 얻어진다.
이후, 유사한 페이지 선택 동작은 페이지 3, 페이지 4, ..., 페이지 7 의 데이타에 대해 수행된다.
마지막으로, 제 8 판독 사이클에서, 페이지 선택 신호 S8 이 하이'로 되고 트랜지스터(QP81, QP82, ..., QP88)가 온되어, 페이지 8의 데이타가 출력 버스(OB1, OB2, ..., OB8)에서 얻어진다.
따라서, 제7도의 페이지 모드 ROM 장치에서는, 페이지 2 내지 8 의 데이타가 제1 판독 사이클에서 데이타를 이미 래치했던 래치 회로(LA21, LA22, ..., LA28, ..., LA81, LA82, ..., LA88)로부터 판독되기 때문에, 판독 동작의 속도가 증가될 수 있다.
그러나, 제7도의 페이지 모드 ROM 장치에서, 기준 회로의 수가 많기 때문에 집적도에 해를 미친다. 예들들어, 메모리 셀 어레이를 제외한 회로(C11, C12, ..., C18, ..., C81, C82, ..., C88)의 전체 면적은 다음과 같다.
식(5)에서, 각각의 감지 증폭기의 면적은 10,000μ2』이고, 각각의 기준 회로의 면적은 10,000μ2이며, 각각의 비교기의 면적은 4,000μ2이고, 각각의 등화기의 면적은 1,000μ2이다.
또한, 제7도의 페이지 모드 ROM 장치에서는 기준 회로를 포함하는 모든 회로(C11, C12, ..., C18, ..., C81, C82, ..., C88)가 인에이블되므로, 그 전력 손실이 크다. 예를 들어, 메모리 셀 어레이를 제외한 회로(C11, C12, ..., C18, ..., C81, C82, ..., C88)에 의해 손실된 전체 전력은 다음과 같다.
(1.5mW + 1.5mW + 2.5mW) x 64 = 352mW (6)
식(6)에서, 각각의 감지 증폭기에 의해 손실된 전력은 1.5 mW 이고, 각각의 기준 회로에 의해 손실된 전력은 1.5 mW 이며, 각각의 비교기에 의해 손실된 전력은 2.5 mW 이다.
제9도는 종래 기술에 의한 다른 페이지 모드 ROM 장치를 나타낸다. 제9도에는 (211, 212, ..., 218)등의 8 개의 감지 증폭기(sense amplifier : SA)용으로 (31)등과같은 하나의 기준 회로가 제공된다. 결과적으로, 기준 회로의 수가 줄어들기 때문에, 제7도에 도시된 ROM 장치에 비해 전력 손실이 감소되고 집적도가 향상된다. 예로서, 식(5)에 해당하는 면적이 다음과 같이 대체된다.
또한, 식(6)에 해당하는 전력 손실도 다음과 같이 대체된다.
1.5mW x 64 + 1.5mW x 8 + 2.5mW x 64 = 268mW (8)
그러나, 제9도의 페이지 모드에서, 판독 동작의 속도는 제7도의 페이지 모드 ROM 장치에 비해 떨어진다. 즉, 등화기간(ATD = 0) 동안, 하나의 기준 회로만이 8 개의 비트 라인을 포함하는 8 개의 디지트 라인에 대한 충전 동작에 기여하기 때문에, 충전 동작의 완료를 위한 시간 t2(t6)가 제10도에 도시된 바와 같이 지연된다. 제10도는 제9도의 페이지 모드 ROM 장치의 동작을 나타낸다. 상기 지연 결과, 시간 t1에서 시간 t4까지의 주기에 의해 결정되는 데이타 1 감지 속도와 시간 t5에서 시간 t8까지의 주기로 결정되는 데이타 0 감지 속도가 저하된다.
제11도는 본 발명의 제1실시예로서, 제1도의 등화기(QE1, QE2)가 제공되지 않는 대신에, 프리세팅 회로(7)와 정전압 발생 회로(8)가 제1도의 소자들에 부가된다. 또한, 제1도의 감지 증폭기(2)는 감지 증폭기(2')로 수정되어 있고, 신호 ATD 는 요구되고 신호는 요구되지 않으므로, 어드레스 변화 검출 회로(5')는 신호 ATD 만을 출력한다. 프리세팅 회로(7)는 일정 전압에 감지 전압 신호 Vs 를 프리세팅하고, 정전압 발생 회로(8)는 정전압 V4를 발생시켜 프리세팅 회로(7)로 전송한다.
이하, 감지 증폭기(2'), 프리세팅 회로(7), 및 정전압 발생 회로(8)는 제12도를 참조하여 설명한다.
정전압 발생 회로(8)는 부하로서 기능하는 2 개의 도핑되지 않은 N 채널 MOS 트랜지스터(801, 802)와, 판독 모드 신호에 의해 제어되는 P 채널 증가형 MOS 트랜지스터(803)를 포함한다. 즉, 판독 모드 신호가 로우이면, 트랜지스터(803)가 온되고, 정전압 발생 회로(8)는 트랜지스터(801)의 전류 구동 능력 대 트랜지스터(802)의 전류 구동 능력의 비율에 의해 결정된 정전압 V4를 발생시킨다.
프리세팅 회로(7)는 신호 ATD 에 의해 제어되는 P 채널 증가형 MOS 트랜지스터(701)와 정전압 발생 회로(8)의 정전압 V4 에 의해 제어되는 도핑되지 않은 N 채널 MOS 트랜지스터(702)를 포함한다. 이 경우, 트랜지스터(701)의 전류 구동 능력은 트랜지스터(702)의 전류 구동 능력보다 훨씬 크며, 트랜지스터(702)의 전류 구동 능력은 감지 증폭기(2')의 트랜지스터(205)의 전류 구동 능력보다 훨씬 크다. 또한, 트랜지스터(702)는 제2도의 프리챠징 트랜지스터(207)에 해당하므로, 제2도의 트랜지스터(207)는 감지 증폭기(2')에 포함되지 않는다.
따라서, 제12도에서 판독 모드(= 1) 동안에, 정전압 V4가 트랜지스터(702)의 게이트에 인가되고, 이에 의해 트랜지스터(702)의 전류 구동 능력을 제어한다. 또, 프리챠징 주기(ATD = 0) 동안, 선택된 비트 라인과 노드 N2 를 포함하는 디지트 라인 DL1은 트랜지스터(701, 702)에 의해 충전되고, 이에 따라 감지 전압 Vs을 일정 값으로 프리세팅한다. 프리챠징 주기(ATD = 1) 이후, 트랜지스터(701)가 오프되어, 디지트 라인 DL1과 노드 N2는 트랜지스터(205)에 의해서만 충전된다.
여기서, 제3도에 도시된 입/출력 특성이 감지 증폭기(2')의 트랜지스터(206)에도 적용된다. 또한, 감지 전압 Vs 는 충전 동작이 완료된후, 프리세팅 회로(7)와 정전압 발생 회로(8)에 의해 규정된 값 Vs(RS)에 프리세팅된다. 또한, 트랜지스터(702)의 폭과 길이 및 신호 ATD 의 펄스 폭은 제3도의 평형점 P 를 만족시키도록 결정된다.
이하, 제13도를 참조하여 제11도 및 12도의 ROM 장치의 동작을 설명한다. 제13도에서, 판독 모드 신호가 로우이고, X 어드레스 신호 X1만이 하이로 되며, 나머지 X 어드레스 신호들은 로우 상태라고 가정한다. 또한, 메모리 셀(Mill)은 데이타 1(오프 상태)을 저장하고, 메모리 셀(Min)은 데이타 0(온 상태)을 저장한다고 가정한다.
시간 t1에서, Y 어드레스 신호 Yn 은 로우로 되어 트랜지스터(QYn)가 오프되고, Y 어드레스 신호 Y1이 하이로 되어 트랜지스터(QY1)가 온 되므로, 메모리 셀(M11)이 선택된다(제1도 참조). 이 결과, 어드레스 변화 검출 회로(5')의 출력 신호 ATD 가 로우로 변화되므로, 트랜지스터(701)가 온 되어 감지 증폭기(2')의 노드 N2 및 디지트 라인 DL1이 충전된다. 이때, 비트 라인 BL1이 충전되어 전압 V1(1)이 증가되고, 디지트 라인 DL1에서의 전압 V2가 감소되며, 노드 N1 에서의 전압 V3가 증가된다. 이 결과, 트랜지스터(206)가 온되므로, 디지트 라인 DL1과 비트 라인 BL1이 감지 증폭기(2')의 트랜지스터(205) 및 리셋트 회로(7)의 트랜지스터(701, 702)에 의해 충전되어, 전압 V2와 V1(1)이 증가한다. 이러한 충전 동작에 의해, 감지 증폭기(2')의 감지 전압 Vs 가 신속히 감소된다.
디지트 라인 DL1과 비트 라인 BL1의 충전 동작이 진행될 때, 노드 N1 에서의 전압 V3은 감소되고, 감지 전압 Vs 는 증가한다. 이 결과, 시간 t2에서, 전압 V3과 V2간의 차가 트랜지스터(206)의 임계 전압 Vthn 에 도달하면, 트랜지스터(206)는 오프된다. 이때, 감지 전압 Vs 는 프리세팅 값(preset value) Vs(PS)에 도달한다.
시간 t2에서, 어드레스 변화 검출 회로(5')의 출력 신호 ATD 가 로우에서 하이로 변하고, 그 결과, 트랜지스터(701)는 오프된다. 그러므로, 이후에는 노드 N2에 대한 충전 동작은 트랜지스터(205)에 의해서만 점진적으로 수행된다. 그 결과, 감지 증폭기(2')의 감지 전압 Vs 가 식(2)로 정의된 Vs(오프)로 증가한다. 한편, 기준 전압 신호 VREF은 VREFO로 남게된다. 그러므로, 시간 t3에서, Vs - VREFα 일때, 비교기(4)는 출력 DO 를 로우에서 하이로 변환시킨다.
따라서, 데이타 1 감지 속도는 시간 t1에서 시간 t3까지의 주기에 의해 결정된다.
또한, 시간 t4에서, Y 어드레스 신호 Yn 이 로우로 되어 트랜지스터(QYn)가 오프되고, Y 어드레스 신호 Y1이 하이로 되어 트랜지스터(QY1)가 온 되므로, 메모리 셀(M1n)이 선택된다(제1도 참조). 이 결과, 어드레스 변화 검출 회로(5')의 출력 신호 ATD 가 다시 로우로 충전되므로, 트랜지스터(701)가 온되며, 이로써, 감지 증폭기(2')의 디지트 라인 DL1과 노드 N2 가 충전된다 이때, 비트 라인 BLn 이 충전되어 전압 V1(n)이 증가하므로(제1도 참조), 디지트 라인 DL1에서의 전압 V2가 감소되고, 노드 N1 에서의 전압 V3이 증가한다. 이 결과, 트랜지스터(206)가 온 되고 디지트 라인 DL1과 비트 라인 BLn 은 감지 증폭기(2')의 트랜지스터(205)와 리셋트 회로(7)의 트랜지스터(701, 702)에 의해 충전되어, 전압 V2와V1(n)이 증가한다. 이러한 충전 동작에 의해, 감지 증폭기(2')의 감지 전압 Vs 가 신속히 감소된다.
디지트 라인 DL1과 비트 라인 BLn 의 충전 동작이 진행되면, 노드 N1 에서의 전압 V3는 감소되고, 감지 전압 Vs 는 증가된다. 이 결과, 시간 t5에서, 전압 V3와 V2간의 차가 트랜지스터(206)의 임계 전압 Vthn 에 도달하면, 트랜지스터(206)는 오프된다. 이때, 감지 전압 Vs 는 프리세팅 값 Vs(PS)에 도달한다.
시간 ts 에서, 어드레스 변화 검출 회로(5')의 출력 신호 ATD 가 로우에서 하이로 변하고, 이 결과 트랜지스터(701)가 오프되므로, 이후 노드 N2 의 충전 동작은 트랜지스터(205)에 의해서만 점진적으로 수행된다. 이 결과, 감지 증폭기(2')의 감지 전압 Vs 가 식(4)로 정의된 전압 Vs(온)로 감소된다. 한편, 기준 전압 신호 VREF는 VREFO에 남게 되며, 따라서 시간 t6에서 VREF- Vs α 일때, 비교기(4)는 자신의 출력 DO 를 하이에서 로우로 변환한다.
따라서, 데이타 0 감지 속도는 시간 t4에서 t6까지의 주기에 의해 결정된다.
제13도에 도시된 바와 같이, 감지 전압 Vs 의 프리세팅 값 Vs(PS)가 식(4)로 정의된 값 Vs(온)의 레벨 근처에서 설정되므로, 데이타 0 감지 속도는 신호 ATD 의 펄스폭에 의해 대략 결정되며, 데이타 0을 갖는 메모리 셀을 통해 흐르는 전류에 의존하지는 않는다.
제14도는 본 발명의 제2실시예를 나타내며, 이 도면에서는, 제11도의 ROM 장치가 페이지 모드에서 8 바이트(64 비트)를 출력하기 위한 페이지 모드 ROM 장치에 적용되고, 64개의 회로(C11', C12', ..., C18', ..., C81', C82', ..., C88')가 제공된다. 상기 64 개의 회로는 각각 메모리 셀 어레이 (1), 감지 증폭기(2') 및 프리세팅 회로(7)를 각각 포함한다. 또한, 31 등의 하나의 기준 회로가 C11', C12', ..., C18', ..., C81', C82', ..., C88' 등의 8 개의 회로에 대해 제공된다. 또한, 81 등의 하나의 정전압 발생 회로가 상기 8 개의 회로에 대해 제공된다. 즉, 기준 회로들이 디지트 라인 등에 대한 충전 동작을 수행할 수 없기 때문에, 기준 회로의 수가 감소될 수 있다. 또한, 정전압 발생 회로들이 간단히 전압을 발생하므로, 정전압 발생 회로의 수가 감소될 수 있다.
제14도의 페이지 모드 ROM 장치의 동작은 제7도 또는 9도의 페이지 모드 ROM 장치의 동작과 유사하므로 그 상세한 설명을 생략한다.
제14도의 페이지 모드 ROM 장치에서는, 기준 회로의 수가 감소되므로, 집적도가 향상된다. 예를들어, 메모리 셀 어레이를 제외한 상기 64 개의 회로들과, 기준 회로(31, 32, ..., 38)와, 정전압 발생 회로(81, 82, ..., 88), 및 비교기(411, 412, ..., 481, 482, ..., 488)의 전체 면적은 다음과 같다.
식(9)에서, 각각의 감지 증폭기 면적은 9,000μ2이고, 각각의 기준 회로 면적은 10,000μ2이며, 각각의 리셋트 회로 면적은 2,000μ2이고, 각각의 정전압 발생 회로의 면적은 3,000μ2이며, 각각의 비교기의 면적은 4,000μ2이다. 식(5)과 식(7)을 비교해 볼때, 집적도가 분명히 향상되었음을 알 수 있다.
또한, 제14도의 페이지 모드 ROM 장치에서, 기준 회로의 수가 감소되므로, 전력 손실이 감소된다. 예로서, 메모리 셀 어레이를 제외한 64 개의 회로와, 기준 회로와, 정전압 발생 회로, 및 비교기에 의해 손실되는 전체 전력은 다음과 같다.
1.5mW x 64 + 15mW x 8 + 0.5mW x 8 + 2.5mW x 64
= 272 mW (10)
식(10)에서, 하나의 리셋트 회로를 구비한 각각의 감지 증폭기에 의해 손실된 전력은 1.5 mW 이고, 각각의 기준 회로에 의해 손실된 전력은 1.5 mW 이며, 각각의 정전압 발생 회로에 의해 손실된 전력은 0 5 mW 이고, 각각의 비교기에 의해 손실된 전력은 2.5 mW 이다. 식 (6)과 (8)을 비교할때, 전력 손실이 감소되었음을 알 수 있다.
제15도는 본 발명에 따른 제3실시예를 나타내며, 이 도면에서는, 제11도의 ROM 장치가 병렬 출력 모드에서 8 비트를 출력하기 위한 ROM 장치에 적용되고, 8 개의 회로(C11', C12', ..., C18')가 제공된다. 또한, 이 경우, 각각의 회로(C11', C12', ..., C18')는 메모리 셀 어레이(1)와, 감지 증폭기(2'), 및 리셋트 회로(7)를 구비하며, 상기 회로(C11', C12', ..., C18')에는 하나의 기준 회로(31)와 하나의 정전압 발생 회로(81)만이 제공된다.
이 제15도의 ROM 장치에 있어서도, 종래 기술의 8 비트 병렬 출력 ROM 장치와 비교할때 집적도 및 전력 손실도가 향상될 수 있다.
제11도, 14도 및 15도에서, 메모리 셀 어레이(1)는 마스크 ROM 셀들로 구성될 수 있다. 예로서, 제16A도에 도시된 바와 같이, 메모리 셀의 데이타 0 또는 1은 증가형 트랜지스터의 존재 또는 부재에 해당한다. 또한, 제16B도에 도시된 바와 같이, 데이타 0 또는 1'은 트랜지스터의 로우 임계 전압 또는 하이 임계 전압에 해당한다. 또, 제16C도에 도시된 바와 같이 데이타 0 또는 1은 공핍형 또는 증가형 트랜지스터에 해당한다. 또한, 제16D도에 도시된 바와 같이 데이타 0 또는 1 은 트랜지스터를 하나의 비트 라인에 접속시키는 접속 윈도우(contact window)(throughhole, 스루홀)의 존재 또는 부재에 해당한다.
제17도는 제12도에 도시된 프리세팅 회로(7)의 변형예로서, 어드레스 변화 검출 회로(5')의 신호 ATD 의 반전 신호에 의해 제어되는 N 채널 증가형 MOS 트랜지스터가 부가되어 있다. 이 상태에서, 감지 전압 Vs 의 프리세팅 값 Vs(PS)는 트랜지스터(701)의 전류 구동 능력 대 트랜지스터(703)의 전류 구동 능력의 비율, 및 신호 ATD 의 펄스 폭에 의해 결정된다.
제18A도는 제12도에 도시된 정전압 발생 회로(8)의 변형예로서, 이 도면에는 제12도의 트랜지스터(801, 802)대신에, P 채널 증가형 MOS 트랜지스터(801')와 N 채널 증가형 MOS 트랜지스터(802')가 제공된다. 트랜지스터(801', 802')는 모두 부하로서 기능하며, 물론, 다른 부하들도 이렇게 사용될 수 있다.
제18B도 역시 제12도에 도시된 정전압 발생 회로(8)의 변형예로서, 정전압 V4가 Vcc 로 표시된 단자등의 전원 공급 전압 단자로부터 직접 인출된다. 이 경우, V4= Vcc 이므로, 정전압 V4는 안정적이다.
또한, 프리세팅 전압 Vs(PS)의 결정은 트랜지스터(702)의 전류 구동 능력과 신호 ATD 의 펄스폭 대신에, 트랜지스터(702)의 전류 구동 능력과 임계 전압 Vtho 에 의해 이루어질 수 있다. 이 경우, 다음 조건이 충족되어야 한다.
VREF- α V4- Vtho (11)
결과적으로, 신호 ATD 에 의해 제어된 트랜지스터(701)가 불필요하다. 즉, 트랜지스터(702)가 노드 N2 에 대한 전류 제한기로서 기능한다.
이상에서 서술한 바와 같이 본 발명에 따르면, 기준 회로가 감지 증폭기의 프리세팅 동작 또는 프리챠징 동작에 기여하지 않기 때문에, 전력 손실이 감소될 수 있다. 또한, 페이지 모드 장치 및 병렬 비트 출력 장치에서, 기준 회로의 수가 감소되기 때문에, 전력 손실의 감소와 더불어 집적도의 향상이 가능하다.

Claims (28)

  1. 복수의 ROM 셀들을 포함하는 메모리 셀 어레이(1)와; 상기 메모리 셀 어레이에 접속되고, 상기 ROM 셀들중에서 선택된 한 셀로부터 판독 데이타를 수신하는 디지트 라인(DL1)과; 상기 디지트 라인에 접속되고, 상기 디지트 라인에서의 전압(V2)을 감지하여 감지 전압 신호(Vs)를 발생하는 감지 증폭기(2')와; 상기 감지 증폭기에 접속되고, 어드레스 변화 검출 신호(ATD)를 수신하여 상기 감지 전압 신호를 일정 전압(Vs(PS))에 프리세팅하는 프리세팅 수단(7, 8)으로서, 정전압 신호(V4)를 발생시키는 정전압 발생 회로(8) 및, 상기 정전압 발생 회로에 접속되고 상기 정전압 신호에 따라 상기 감지 전압 신호를 프리세팅하며 상기 어드레스 변화 검출 신호에 의해 인에이블되는 프리세팅 회로(7)를 포함하는 프리세팅 수단(7, 8)과; 기준 전압 신호(VREF)를 발생하는 기준 회로(3); 및 상기 감지 증폭기 및 상기 기준 회로에 접속되고, 상기 감지 전압 신호와 상기 기준 전압 신호를 비교하여 출력 신호(DO)를 발생하는 비교기(4)를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 ROM 셀들은 비휘발성인 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 ROM 셀들은 마스크 ROM 셀 형인 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 감지 증폭기는 제1전원 공급 단자(Vcc)에 접속되고 판독 모드 신호(RD)에 의해 제어되는 제1스위칭 소자(201)와; 상기 제1스위칭 소자와 제1노드(N1)간에 접속된 제1부하 소자(202)와; 상기 제1노드와 제2전원 공급 단자(GND)사이에 병렬로 접속된 제2 및 제3스위칭 소자로서, 상기 제2스위칭 소자는 상기 디지트 라인에서의 전압에의해 제어되고, 상기 제3스위칭 소자는 판독 모드 신호에 의해 제어되는 제2 및 제3스위칭 소자(203, 204)와; 상기 제1전원 공급 단자 및 제2노드(N2)사이에 접속되는 제2 부하 소자(205); 및 상기 제2노드와 디지트 라인 사이에 접속되고, 상기 제1노드에서의 전압에 의해 제어되는 제4스위칭 소자(206)를 포함하며, 상기 제2노드에서 상기 감지 전압 신호를 발생하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 정전압 발생 회로는 제1전원 공급 단자와 제2전원 공급 단자사이에 직렬로 접속된 최소한 2 개의 부하 소자(801, 802)를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 정전압 발생 회로는 상기 최소한 2 개의 부하 소자에 직렬로 접속되고 판독 모드 신호에 의해 제어되는 스위칭 소자(803)를 더 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 정전압 발생 회로는 상기 최소한 2개의 부하 소자에 직렬로 접속되고 판독 모드 신호에 의해 제어되는 스위칭 소자(803)를 더 구비하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 정전압 발생 회로는 제1전원 공급 단자(Vcc)를 포함하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 프리세팅 회로는 상기 제1전원 공급 단자(Vcc)에 접속되고, 상기 어드레스 변화 검출 신호에 의해 제어되는 제5스위칭 소자(701); 및 상기 제5스위칭 소자와 상기 감지 증폭기간에 접속되고, 상기 정전압 발생 회로의 정전압 신호에 의해 제어되는 부하 소자(702)를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 프리세팅 회로는 상기 부하 소자와 제2전원 공급 단자 사이에 접속된 제6스위칭 소자(703)를 더 포함하는 반도체 메모리 장치.
  11. 복수의 메모리 블록 그룹(C11', C12', ..., C18', ..., C81', C82', ..., C88')과; 각각 기준 전압 신호를 발생하고, 이 기준 전압 신호를 상기 메모리 블록 그룹들중의 한 메모리 블록에 전송하기 위한 복수의 기준 회로(31, ..., 38)와; 각각 정전압 신호를 발생하고, 이 정전압 신호를 상기 메모리 블록 그룹들중의 한 메모리 블록에 전송하기 위한 복수의 정전압 발생 회로(61, .., 68)와; 각각 상기 메모리 블록 그룹들중의 한 메모리 블록에 접속되고, 각각 상기정전압 발생 회로들중의 한 정전압 발생 회로에 접속되는 복수의 비교기 그룹(411, 412, ..., 418, ..., 481, 482, ..., 488); 및 상기 비교기들에 접속되고, 상기 비교기 그룹들의 출력 데이터(DO11, DO12, ..., DO18, ..., DO81, DO82, ..., DO88)를 출력수단(OB1, OB2, .., OB8)에 선택적으로 출력하기 위한 출력 수단(LA11, LA12, ..., LA18, ..., LA81, LA82, ..., LA88; QP11, QP12, ..., QP18, ..., QP81, QP82, ..., QP88; 6')을 포함하며; 상기 메모리 블록들은 각각 복수의 ROM 셀들을 구비하는 메모리 셀 어레이(1)와, 상기 메모리 셀 어레이에 접속되고, 상기 ROM 셀들중에서 선택된 한 ROM 셀로부터 판독 데이타를 수신하는 디지트 라인(DL1)과, 상기 디지트 라인에 접속되고, 상기 디지트 라인에서의 전압(V2)을 감지하여 감지 전압 신호(Vs)를 발생하는 감지 증폭기(2'), 및 상기 감지 증폭기 및 상기 정전압 발생 회로들중의 한 정전압 발생 회로에 접속되고, 상기 정전압 발생 회로들중의 한 정전압 발생 회로의 정전압 신호에 따라 감지 전압 신호를 프리세팅하며, 상기 어드레스 변화 검출 신호에 의해 인에이블되는 프리세팅 회로(7)를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 ROM 셀들은 비휘발성인 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 ROM 셀들은 마스크 ROM 셀 형인 반도체 메모리 장치.
  14. 제10항에 있어서, 상기 감지 증폭기는 제1전원 공급 단자(Vcc)에 접속되고, 판독 모드 신호(RD)에 의해 제어되는 제1스위칭 소자(201)와; 상기 제1스위칭 소자와 제1노드(N1)사이에 접속되는 제1부하 소자(202)와; 상기 제1노드와 제2전원 공급 단자(GND)사이에 병렬로 접속되는 제2 및 제3스위칭 소자로서, 상기 제2스위칭 소자는 상기 디지트 라인에서의 전압에 의해 제어되고, 상기 제3스위칭 소자는 판독 모드 신호에 의해 제어되는 제2 및 제3스위칭 소자(203, 204)와; 제1전원 공급 단자와 제2노드(N2)사이에 접속되는 제2부하 소자(205); 및 상기 제2노드와 상기 디지트 라인사이에 접속되고, 상기 제1노드에서의 전압에 의해 제어되는 제4스위칭 소자(206)를 포함하며; 상기 제2노드에서 상기 감지 전압 신호를 발생하는 반도체 메모리 장치.
  15. 제11항에 있어서, 각각의 상기 정전압 발생 회로들은 제1전윈 공급단자와 제2전원 공급 단자사이에 직렬로 접속된 최소한 2 개의 부하 소자 (801, 802)를 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서, 각각의 상기 정전압 발생 회로는 상기 최소한 2 개의 부하 소자에 직렬 접속되고, 판독 모드 신호에 의해 제어되는 스위칭 소자(803)를 더 포함하는 반도체 메모리 장치.
  17. 제11항에 있어서, 각각의 상기 정전압 발생 회로들은 제1전원 공급 단자(Vcc)를 포함하는 반도체 메모리 장치.
  18. 제11항에 있어서, 상기 프리세팅 회로는 제1전원 공급 단자(Vcc)에 접속되고 상기 어드레스 변화 검출 신호에 의해 제어되는 제5스위칭 소자(701); 및 상기 제5스위칭 소자와 상기 감지 증폭기사이에 접속되고, 상기 정전압 발생 회로의 정전압 신호에 의해 제어되는 부하 소자(702)를 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 프리세팅 회로는 상기 부하 소자와 제2전원 공급 단자사이에 접속된 제6스위칭 소자(703)를 더 포함하는 반도체 메모리 장치.
  20. 복수의 메모리 블록들(C11', Cl2', ..., C18')과; 기준 전압 신호를 발생하고, 이 기준 전압 신호를 상기 메모리 블록들에 전송하는 기준 회로(31)와; 정전압 신호를 발생하고, 이 정전압 신호를 상기 메모리 블록들에 전송하는 정전압 발생 회로(61), 및 상기 메모리 블록들중의 한 메모리 블록 및 상기 정전압 발생 회로에 각각 접속되고, 출력 신호(DO11, DO12, ..., DO18)를 발생하는 복수의 비교기(411, 412, ..., 418)를 포함하며; 각각의 상기 메모리 블록들은 복수의 ROM 셀들을 구비하는 메모리 셀 어레이(1)와, 상기 메모리 셀 어레이에 접속되고, 상기 ROM 셀들중의 선택된 한 ROM 셀로부터 판독 데이타를 수신하는 디지트 라인(DL1)과, 상기 디지트 라인에 접속되고, 상기 디지트 라인에서의 전압(V2)을 감지하여 감지 전압 신호(Vs)를 발생하는 감지 증폭기(2'), 및 상기 감지 증폭기 및 상기 정전압 발생 회로에 접속되고, 상기 정전압 발생 회로의 정전압 신호에 따라 상기 감지 전압 신호를 프리세팅하며, 어드레스 변화 검출 신호에 의해 제어되는 프리세팅 회로(7)를 포함하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 ROM 셀들은 비휘발성인 반도체 메모리 장치.
  22. 제20항에 있어서, 상기 ROM 셀들은 마스크 ROM 셀 형인 반도체 메모리 장치.
  23. 제20항에 있어서, 상기 감지 증폭기는 제1전원 공급 단자(Vcc)에 접속되고, 판독 모드 신호(RD)에 의해 제어되는 제1스위칭 소자(201)와; 상기 제1스위칭 소자와 제1노드(N1)사이에 접속되는 제1부하 소자(202)와; 상기 제1노드와 제2전원 공급 단자(GND)사이에 병렬로 접속되는 제2 및 제3스위칭 소자로서, 상기 제2스위칭 소자는 상기 디지트 라인에서의 전압에 의해 제어되고, 상기 제3스위칭 소자는 판독 모드 신호에 의해 제어되는 제2 및 제3스위칭 소자(203, 204)와; 상기 제1전원 공급 단자와 제2노드(N2)사이에 접속되는 제2부하 소자(205); 및 제2노드와 상기 디지트 라인사이에 접속되고, 상기 제1노드에서의 전압에 의해 제어되는 제4스위칭 소자(206)를 포함하며; 상기 제2노드에서 상기 감지 전압 신호를 발생하는 반도체 메모리 장치.
  24. 제20항에 있어서, 상기 정전압 발생 회로는 제1전원 공급 단자와 제2전원 공급 단자사이에 직렬로 접속되는 최소한 2 개의 부하 소자(801, 802)를 포함하는 반도체 메모리 장치.
  25. 제24항에 있어서, 상기 정전압 발생 회로는 상기 최소한 2 개의 부하 소자에 직렬로 접속되고, 판독 모드 신호에 의해 제어되는 스위칭 소자(803)를 더 포함하는 반도체 메모리 장치.
  26. 제20항에 있어서, 상기 정전압 발생 회로는 제1전원 공급 단자(Vcc)를 포함하는 반도체 메모리 장치.
  27. 제20항에 있어서, 상기 프리세팅 회로는 제1전원 공급 단자(Vcc)에 접속되고, 어드레스 변화 검출 신호에 의해 제어되는 제5스위칭 소자(701); 및 상기 제5스위칭 소자와 상기 감지 증폭기 사이에 접속되고 상기 정전압 발생 회로의 정전압 신호에 의해 제어되는 부하 소자(702)를 포함하는 반도체 메모리 장치.
  28. 제27항에 있어서, 상기 프리세팅 회로는 상기 부하 소자와 제2전원 공급 단자사이에 접속되는 제6스위칭 소자(703)를 더 포함하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902476B1 (ko) * 2001-07-03 2009-06-11 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 디지털 ｒｏｍ 회로 및 디지털 판독 전용 데이터의 저장 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7255997B1 (en) * 1993-04-27 2007-08-14 N.V. Innogenetics S.A. Sequences of hepatitis C virus genotypes and their use as therapeutic and diagnostic agents
SG50563A1 (en) * 1993-04-27 1998-07-20 Innogenetics Nv New sequences of hepatitis c virus genotypes and their use as therapeutic and diagnostic agents
US6108237A (en) 1997-07-17 2000-08-22 Micron Technology, Inc. Fast-sensing amplifier for flash memory
KR100276536B1 (ko) * 1995-02-10 2001-01-15 로데릭 더블류 루이스 판독바이어싱회로,고속감지회로및감지방법
JP2800740B2 (ja) * 1995-09-28 1998-09-21 日本電気株式会社 半導体記憶装置
EP0797144B1 (en) * 1996-03-22 2002-08-14 STMicroelectronics S.r.l. Circuit for detecting the coincidence between a binary information unit stored therein and an external datum
KR100246325B1 (ko) * 1997-02-27 2000-03-15 김영환 가상접지플랫셀용센스앰프
KR100505454B1 (ko) * 1998-06-30 2005-11-08 주식회사 하이닉스반도체 반도체 장치의 데이터 출력 회로 및 방법
JP3116921B2 (ja) * 1998-09-22 2000-12-11 日本電気株式会社 半導体記憶装置
US6219290B1 (en) * 1998-10-14 2001-04-17 Macronix International Co., Ltd. Memory cell sense amplifier
KR100548539B1 (ko) * 1999-06-29 2006-02-02 주식회사 하이닉스반도체 고속 저전압 센스 증폭기
KR100347067B1 (ko) * 1999-12-06 2002-08-03 삼성전자 주식회사 안정된 읽기 동작을 수행하는 반도체 메모리 장치
US6643178B2 (en) * 2001-07-31 2003-11-04 Fujitsu Limited System for source side sensing
JP2004348805A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置
US7342832B2 (en) * 2005-11-16 2008-03-11 Actel Corporation Bit line pre-settlement circuit and method for flash memory sensing scheme
US7710782B2 (en) * 2008-05-05 2010-05-04 Macronix International Co., Ltd. Sense amplifier and data sensing method thereof
CN101609710B (zh) * 2008-06-17 2011-07-27 旺宏电子股份有限公司 感测放大器电路及其数据感测方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4972374A (en) * 1989-12-27 1990-11-20 Motorola, Inc. Output amplifying stage with power saving feature
JP2586722B2 (ja) * 1990-10-11 1997-03-05 日本電気株式会社 半導体記憶装置
JPH04351796A (ja) * 1991-05-28 1992-12-07 Nec Corp 半導体メモリ装置
JPH0581882A (ja) * 1991-09-19 1993-04-02 Fujitsu Ltd 不揮発性半導体記憶装置
JP2785540B2 (ja) * 1991-09-30 1998-08-13 松下電器産業株式会社 半導体メモリの読み出し回路
JPH05166396A (ja) * 1991-12-12 1993-07-02 Mitsubishi Electric Corp 半導体メモリ装置
US5396467A (en) * 1994-03-30 1995-03-07 United Microelectronics Corp. Sense amplifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902476B1 (ko) * 2001-07-03 2009-06-11 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 디지털 ｒｏｍ 회로 및 디지털 판독 전용 데이터의 저장 방법

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JP2687852B2 (ja) 1997-12-08
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US5555217A (en) 1996-09-10
JPH07114795A (ja) 1995-05-02

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