JPH04351796A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH04351796A JPH04351796A JP3152561A JP15256191A JPH04351796A JP H04351796 A JPH04351796 A JP H04351796A JP 3152561 A JP3152561 A JP 3152561A JP 15256191 A JP15256191 A JP 15256191A JP H04351796 A JPH04351796 A JP H04351796A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- discharge
- address
- digit lines
- input node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000015654 memory Effects 0.000 claims abstract description 46
- 238000001514 detection method Methods 0.000 claims description 9
- 238000007599 discharging Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 10
- 230000002950 deficient Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関し
、特に、行アドレス変化時のディジット線の放電方式に
関する。
、特に、行アドレス変化時のディジット線の放電方式に
関する。
【０００２】
【従来の技術】図５は従来の半導体メモリ装置を示す回
路図であり、この従来例では、８段縦積のメモリセルを
ＣＤ１〜ＣＤ７，ＣＥ１〜ＣＥ９をワード線切換デコー
ダ５０でワード線Ｗ１〜Ｗ８により選択する場合のデコ
ード方式が採用されている。
路図であり、この従来例では、８段縦積のメモリセルを
ＣＤ１〜ＣＤ７，ＣＥ１〜ＣＥ９をワード線切換デコー
ダ５０でワード線Ｗ１〜Ｗ８により選択する場合のデコ
ード方式が採用されている。
【０００３】図中の破線内は電流センス型センスアンプ
回路５２であり、インバータＩ１とエンハンスメントＮ
チャンネルトランジスタＮ１からなる帰還回路５３と、
エンハンスメントＰチャンネルトランジスタＰ１，Ｐ２
からなるカレントミラー回路５４と、リファレンス電位
Ｖｒｅｆをゲート信号に持つエンハンスメントＮチャン
ネルトランジスタＮ２により構成されている。
回路５２であり、インバータＩ１とエンハンスメントＮ
チャンネルトランジスタＮ１からなる帰還回路５３と、
エンハンスメントＰチャンネルトランジスタＰ１，Ｐ２
からなるカレントミラー回路５４と、リファレンス電位
Ｖｒｅｆをゲート信号に持つエンハンスメントＮチャン
ネルトランジスタＮ２により構成されている。
【０００４】節点ＡはＹセレクタＹ１，Ｙ２を介してデ
ィジット線Ｄ１，Ｄ２に接続されており、ディジット線
Ｄ１，Ｄ２には８段縦積の複数のメモリセル５５が接続
されている。
ィジット線Ｄ１，Ｄ２に接続されており、ディジット線
Ｄ１，Ｄ２には８段縦積の複数のメモリセル５５が接続
されている。
【０００５】さらにディジット線Ｄ１，Ｄ２には、各々
ディジット線間の寄生容量に起因する隣接ディジット線
間のカップリングによる誤動作を防止するために、ディ
スチャージ用ＹセレクタＤＹ１，ＤＹ２が接続されてい
る。 ＹセレクタＹ１とＹ２のゲートには互いに逆相の選択信
号ＹＳ，ＹＳ（オーハ゛ーライン）がＹデコーダ５６と
インバータＩ５から供給されており、ＹセレクタＤＹ１
とＹ２、ＤＹ２とＹ１の選択信号を共通にすることによ
り非選択のディジット線を接地ノードにディスチャージ
している。
ディジット線間の寄生容量に起因する隣接ディジット線
間のカップリングによる誤動作を防止するために、ディ
スチャージ用ＹセレクタＤＹ１，ＤＹ２が接続されてい
る。 ＹセレクタＹ１とＹ２のゲートには互いに逆相の選択信
号ＹＳ，ＹＳ（オーハ゛ーライン）がＹデコーダ５６と
インバータＩ５から供給されており、ＹセレクタＤＹ１
とＹ２、ＤＹ２とＹ１の選択信号を共通にすることによ
り非選択のディジット線を接地ノードにディスチャージ
している。
【０００６】図中のメモリセルトランジスタＣＤ１〜Ｃ
Ｄ７，ＣＥ１〜ＣＥ９は、チャンネル部への選択的イオ
ン注入でデータを記憶させるマスクＲＯＭ方式のメモリ
セルであり、ＣＤ１〜ＣＤ７はディプレッションＮチャ
ンネルトランジスタをＣＥ１〜ＣＥ９はエンハンスメン
トＰチャンネルトランジスタを示している。
Ｄ７，ＣＥ１〜ＣＥ９は、チャンネル部への選択的イオ
ン注入でデータを記憶させるマスクＲＯＭ方式のメモリ
セルであり、ＣＤ１〜ＣＤ７はディプレッションＮチャ
ンネルトランジスタをＣＥ１〜ＣＥ９はエンハンスメン
トＰチャンネルトランジスタを示している。
【０００７】Ｘ１３はエンハンスメントＮチャンネルト
ランジスタＢＳ１，ＢＳ２を導通させ、８段縦積のメモ
リセル群を選択するための信号線である。
ランジスタＢＳ１，ＢＳ２を導通させ、８段縦積のメモ
リセル群を選択するための信号線である。
【０００８】次に、図６に示す電圧波形を参照してメモ
リセルをＣＤ６からＣＥ２に、さらにＣＤ１の順に選択
した場合の動作を説明する。
リセルをＣＤ６からＣＥ２に、さらにＣＤ１の順に選択
した場合の動作を説明する。
【０００９】メモリセルＣＤ６選択時は、ワード線Ｗ４
のみが選択レベルである低レベルとなり、他のワード線
Ｗ１〜Ｗ３，Ｗ５〜Ｗ８はすべて高レベルとなる。Ｙデ
コーダ５６はＹＳ（オーハ゛ーライン）を高レベルにし
てＹセレクタＹ２を選択状態にする。ディスチャージ用
Ｙセレクタについては、ＹＳが低レベルなので、ＤＹ２
は非選択状態にある。
のみが選択レベルである低レベルとなり、他のワード線
Ｗ１〜Ｗ３，Ｗ５〜Ｗ８はすべて高レベルとなる。Ｙデ
コーダ５６はＹＳ（オーハ゛ーライン）を高レベルにし
てＹセレクタＹ２を選択状態にする。ディスチャージ用
Ｙセレクタについては、ＹＳが低レベルなので、ＤＹ２
は非選択状態にある。
【００１０】この時、メモリセルＣＤ６は導通し、接地
ノードに電流を流すため、各節点Ａ，Ｂの電圧は図６の
区間１のようになり、節点Ｄは低レベルとなる。
ノードに電流を流すため、各節点Ａ，Ｂの電圧は図６の
区間１のようになり、節点Ｄは低レベルとなる。
【００１１】次に、メモリセルＣＥ２が選択されると、
ワード線Ｗ１〜Ｗ８は上述の状態と同一であり、Ｙセレ
クタＹ１は導通状態、ディスチャージＹセレクタＤＹ１
は非導通状態となる。
ワード線Ｗ１〜Ｗ８は上述の状態と同一であり、Ｙセレ
クタＹ１は導通状態、ディスチャージＹセレクタＤＹ１
は非導通状態となる。
【００１２】メモリセルＣＥ２は非導通状態となるので
、節点Ａの電位は若干上昇し、インバータＩ１のしきい
値を超える。したがって、インバータＩ１の出力節点Ｂ
は急激に高レベルから低レベルへ変化し、エンハンスメ
ントＮチャンネルトランジスタＮ１をオフさせるので、
節点Ａの上昇は止まる。その結果、節点Ｄは区間２に示
されるように高レベルとなる。
、節点Ａの電位は若干上昇し、インバータＩ１のしきい
値を超える。したがって、インバータＩ１の出力節点Ｂ
は急激に高レベルから低レベルへ変化し、エンハンスメ
ントＮチャンネルトランジスタＮ１をオフさせるので、
節点Ａの上昇は止まる。その結果、節点Ｄは区間２に示
されるように高レベルとなる。
【００１３】さらに選択メモリセルがＣＥ２からＣＤ１
に変化すると、ＹセレクタＹ１，Ｙ２，ディスチャージ
用ＹセレクタＤＹ１，ＤＹ２の状態は変わらず、ワード
線は今まで選択されていたＷ４が低レベルから高レベル
に復帰し、ワード線Ｗ１が高レベルから低レベルに移行
する。
に変化すると、ＹセレクタＹ１，Ｙ２，ディスチャージ
用ＹセレクタＤＹ１，ＤＹ２の状態は変わらず、ワード
線は今まで選択されていたＷ４が低レベルから高レベル
に復帰し、ワード線Ｗ１が高レベルから低レベルに移行
する。
【００１４】メモリセルＣＤ１は導通状態となるので、
節点Ａの電位かインバータＩ１のしきい値を切るまで下
がる。それを受け、節点Ｂは急激に低レベルから高レベ
ルに変動し、節点Ｄは高レベルから低レベル変化する。 （区間３）図６中ｔ１がこの場合の反応時間となる。
節点Ａの電位かインバータＩ１のしきい値を切るまで下
がる。それを受け、節点Ｂは急激に低レベルから高レベ
ルに変動し、節点Ｄは高レベルから低レベル変化する。 （区間３）図６中ｔ１がこの場合の反応時間となる。
【００１５】
【発明が解決しようとする課題】半導体メモリの故障の
１つに、メモリセルのゲート酸化膜に欠陥が生じゲート
電極とドレイン、ソースまたは基板が高抵抗でショート
することがある。
１つに、メモリセルのゲート酸化膜に欠陥が生じゲート
電極とドレイン、ソースまたは基板が高抵抗でショート
することがある。
【００１６】前述した従来例では、ゲート酸化膜に欠陥
が生じると、故障メモリセルと同一縦積セル群内のエン
ハンスメントメモリセルから、同一ディジット線上のデ
ィプレッションメモリセルに切り換えられるとき、著し
く読み出しスピードが遅くなるという問題点があった。
が生じると、故障メモリセルと同一縦積セル群内のエン
ハンスメントメモリセルから、同一ディジット線上のデ
ィプレッションメモリセルに切り換えられるとき、著し
く読み出しスピードが遅くなるという問題点があった。
【００１７】図５と図７を用いて詳細に説明する。
【００１８】欠陥メモリセルを仮にＣＤ２とすると、同
一縦積セル群内のエンハンスメントメモリセルＣＥ２を
選択していた場合、高レベルであるワード線Ｗ３から欠
陥メモリセルＣＤ２の高抵抗部分を介してこのワード線
Ｗ３の高レベルが、ディジット線Ｄ１に伝わり節点Ａが
チャージアップされ（図７中“ＵＰ”で示す）、インバ
ータＩ１のしきい値も超えて高電位となる。この状態か
ら同一ディジット線上のディプレッションメモリセルＣ
Ｄ１を選択すると、節点Ａは高電位からディスチャージ
しなければならず、このディスチャージに要する時間だ
け読み出しスピードが遅くなってしまう。
一縦積セル群内のエンハンスメントメモリセルＣＥ２を
選択していた場合、高レベルであるワード線Ｗ３から欠
陥メモリセルＣＤ２の高抵抗部分を介してこのワード線
Ｗ３の高レベルが、ディジット線Ｄ１に伝わり節点Ａが
チャージアップされ（図７中“ＵＰ”で示す）、インバ
ータＩ１のしきい値も超えて高電位となる。この状態か
ら同一ディジット線上のディプレッションメモリセルＣ
Ｄ１を選択すると、節点Ａは高電位からディスチャージ
しなければならず、このディスチャージに要する時間だ
け読み出しスピードが遅くなってしまう。
【００１９】現在、半導体メモリ装置においては、超微
細化による高集積度化が行われており、縦積メモリセル
群のオン抵抗は数十ＭΩのオーダーであり、前述のよう
な高レベルに上昇したディジット線をディスチャージす
るにあたっては、数百ＭＨｚで動作する高速素子では十
分にディスチャージできなかった。
細化による高集積度化が行われており、縦積メモリセル
群のオン抵抗は数十ＭΩのオーダーであり、前述のよう
な高レベルに上昇したディジット線をディスチャージす
るにあたっては、数百ＭＨｚで動作する高速素子では十
分にディスチャージできなかった。
【００２０】
【課題を解決するための手段】本願第１発明の要旨は複
数のメモリセル列と、該メモリセル列にそれぞれ接続さ
れた複数のディジット線と、複数のメモリセル列中の同
一行に属するメモリセルを選択する複数のワード線と、
アドレス信号に応答してワード線を選択するアドレスデ
コーダと、入力ノードを有し該入力ノードの電圧に対応
する論理レベルを決定するセンスアンプと、上記複数の
ディジット線を選択的にセンスアンプの入力ノードに接
続する列セレクタと、複数のディジット線と固定電源と
の間に並列に接続された複数のディスチャージトランジ
スタで構成されたディスチャージ用列セレクタと、上記
列セレクタとディスチャージ用列セレクタとを制御する
列デコーダとを備えた半導体メモリ装置において、上記
アドレス信号の変化を検出し所定時間継続するパルス信
号を発生するアドレス変化検出回路と、上記パルス信号
に応答してＹセレクタで選択されたディジット線に接続
されたディスチャージトランジスタを所定時間オンさせ
るディスチャージ用制御回路とを設けたことである。
数のメモリセル列と、該メモリセル列にそれぞれ接続さ
れた複数のディジット線と、複数のメモリセル列中の同
一行に属するメモリセルを選択する複数のワード線と、
アドレス信号に応答してワード線を選択するアドレスデ
コーダと、入力ノードを有し該入力ノードの電圧に対応
する論理レベルを決定するセンスアンプと、上記複数の
ディジット線を選択的にセンスアンプの入力ノードに接
続する列セレクタと、複数のディジット線と固定電源と
の間に並列に接続された複数のディスチャージトランジ
スタで構成されたディスチャージ用列セレクタと、上記
列セレクタとディスチャージ用列セレクタとを制御する
列デコーダとを備えた半導体メモリ装置において、上記
アドレス信号の変化を検出し所定時間継続するパルス信
号を発生するアドレス変化検出回路と、上記パルス信号
に応答してＹセレクタで選択されたディジット線に接続
されたディスチャージトランジスタを所定時間オンさせ
るディスチャージ用制御回路とを設けたことである。
【００２１】本願第２発明の要旨は複数のメモリセル列
と、該メモリセル列にそれぞれ接続された複数のディジ
ット線と、複数のメモリセル列中の同一行に属するメモ
リセルを選択する複数のワード線と、アドレス信号に応
答してワード線を選択するアドレスデコーダと、入力ノ
ードを有し該入力ノードの電圧に対応する論理レベルを
決定するセンスアンプと、上記複数のディジット線を選
択的にセンスアンプの入力ノードに接続する列セレクタ
と、複数のディジット線と固定電源との間に並列に接続
された複数のディスチャージトランジスタで構成された
ディスチャージ用列セレクタと、上記列セレクタとディ
スチャージ用列セレクタとを制御する列デコーダとを備
えた半導体メモリ装置において、上記アドレス信号の変
化を検出し所定時間継続するパルス信号を発生するアド
レス変化検出回路と、上記パルス信号に応答して全ての
ディスチャージトランジスタを所定時間オンさせるディ
スチャージ用制御回路を設けたことである。
と、該メモリセル列にそれぞれ接続された複数のディジ
ット線と、複数のメモリセル列中の同一行に属するメモ
リセルを選択する複数のワード線と、アドレス信号に応
答してワード線を選択するアドレスデコーダと、入力ノ
ードを有し該入力ノードの電圧に対応する論理レベルを
決定するセンスアンプと、上記複数のディジット線を選
択的にセンスアンプの入力ノードに接続する列セレクタ
と、複数のディジット線と固定電源との間に並列に接続
された複数のディスチャージトランジスタで構成された
ディスチャージ用列セレクタと、上記列セレクタとディ
スチャージ用列セレクタとを制御する列デコーダとを備
えた半導体メモリ装置において、上記アドレス信号の変
化を検出し所定時間継続するパルス信号を発生するアド
レス変化検出回路と、上記パルス信号に応答して全ての
ディスチャージトランジスタを所定時間オンさせるディ
スチャージ用制御回路を設けたことである。
【００２２】
【発明の作用】メモリセルのゲート絶縁膜不良により、
ワード線の電位がセンスアンプの入力ノードを高レベル
にチャージした後に、他のメモリセルが選択されても、
ディスチャージトランジスタとＹセレクタとで入力ノー
ドに蓄積された電荷を放電する。
ワード線の電位がセンスアンプの入力ノードを高レベル
にチャージした後に、他のメモリセルが選択されても、
ディスチャージトランジスタとＹセレクタとで入力ノー
ドに蓄積された電荷を放電する。
【００２３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２４】図１は本発明の第１実施例を示す回路図で
ある。従来例と同一構成部分には、同一符号を付し、説
明は省略する。
ある。従来例と同一構成部分には、同一符号を付し、説
明は省略する。
【００２５】ワード線切換アドレス信号ａ×１〜ａ×ｎ
を入力とする。アドレス変化検出回路１００〜１０ｎの
出力がノアゲート１１０へ入力され、このノアゲート１
１０の出力はＮＡＮＤゲート１２０〜１３０に供給され
ている。これらのＮＡＮＤゲート１２０〜１３０の他方
の入力ノードにはＹセレクタＹ１，Ｙ２及びディスチャ
ージ用ＹセレクタＤＹ１，ＤＹ２の切換信号ＹＳ，ＹＳ
（オーハ゛ーライン）がＹデコーダ５６から供給されて
いる。
を入力とする。アドレス変化検出回路１００〜１０ｎの
出力がノアゲート１１０へ入力され、このノアゲート１
１０の出力はＮＡＮＤゲート１２０〜１３０に供給され
ている。これらのＮＡＮＤゲート１２０〜１３０の他方
の入力ノードにはＹセレクタＹ１，Ｙ２及びディスチャ
ージ用ＹセレクタＤＹ１，ＤＹ２の切換信号ＹＳ，ＹＳ
（オーハ゛ーライン）がＹデコーダ５６から供給されて
いる。
【００２６】ワード線切換アドレスａ×１〜ａ×ｎのう
ち、例えば、ａ×１が切り換えられると、アドレス変化
検出回路１００の出力節点Ｅには、インバータＩ３，Ｉ
４で決まる遅延時間だけ、図２のＥに示すパルス信号Ｐ
Ｓが発生し、このパルス信号ＰＳが切換信号ＹＳ（オー
ハ゛ーライン）にＤｔの期間だけＹセレクタＹ２をオン
させる。
ち、例えば、ａ×１が切り換えられると、アドレス変化
検出回路１００の出力節点Ｅには、インバータＩ３，Ｉ
４で決まる遅延時間だけ、図２のＥに示すパルス信号Ｐ
Ｓが発生し、このパルス信号ＰＳが切換信号ＹＳ（オー
ハ゛ーライン）にＤｔの期間だけＹセレクタＹ２をオン
させる。
【００２７】この時、ディジット線Ｄ２に接続されてい
るディスチャージ用ＹセレクタＰＹ２は選択状態にある
ので、故障メモリセルによって、チャージアップされて
いた節点Ａの電荷はＹセレクタＹ２とディスチャージ用
ＹセレクタＤＹ２を通って接地ノードへディスチャージ
される。したがって、図３に示されているように、節点
Ａの電圧は時刻Ｔ１以降急激に低下し、高速の読み出し
を可能にしている。
るディスチャージ用ＹセレクタＰＹ２は選択状態にある
ので、故障メモリセルによって、チャージアップされて
いた節点Ａの電荷はＹセレクタＹ２とディスチャージ用
ＹセレクタＤＹ２を通って接地ノードへディスチャージ
される。したがって、図３に示されているように、節点
Ａの電圧は時刻Ｔ１以降急激に低下し、高速の読み出し
を可能にしている。
【００２８】縦横メモリセル群がディスチャージを行う
のに比べてはるかに高速にディスチャージを行うことが
可能となる。
のに比べてはるかに高速にディスチャージを行うことが
可能となる。
【００２９】本実施例ではノアゲート１１０とＮＡＮＤ
ゲート１２０〜１３０がディスチャージ用制御回路１５
０を構成している。
ゲート１２０〜１３０がディスチャージ用制御回路１５
０を構成している。
【００３０】図４は本発明の第２実施例を示す回路図で
ある。第１実施例と同一構成部分には、同一符号を付し
説明は省略する。ワード線切換アドレスのアドレスが切
り換わったたことを検出するアドレス変化検出回路１０
０〜１０ｎの出力信号はノアゲート２００に供給されイ
ンバータ２０１を介してディスチャージ用ＹセレクタＤ
Ｙ及びＤＹ２のゲートに接続される。Ｙデコーダ５６の
出力は直接またはインバータＩ５を介してＹセレクタＹ
１，Ｙ２に供給されている。
ある。第１実施例と同一構成部分には、同一符号を付し
説明は省略する。ワード線切換アドレスのアドレスが切
り換わったたことを検出するアドレス変化検出回路１０
０〜１０ｎの出力信号はノアゲート２００に供給されイ
ンバータ２０１を介してディスチャージ用ＹセレクタＤ
Ｙ及びＤＹ２のゲートに接続される。Ｙデコーダ５６の
出力は直接またはインバータＩ５を介してＹセレクタＹ
１，Ｙ２に供給されている。
【００３１】動作原理は第１実施例と同様であるが、本
実施例では、ディスチャージ用ＹセレクタＤＹ１，ＤＹ
２が、ＹセレクタＹ１，Ｙ２から独立しており、アドレ
ス変化検出回路１００〜１０ｎにより直接制御されてい
る。
実施例では、ディスチャージ用ＹセレクタＤＹ１，ＤＹ
２が、ＹセレクタＹ１，Ｙ２から独立しており、アドレ
ス変化検出回路１００〜１０ｎにより直接制御されてい
る。
【００３２】本実施例ではノアゲート２００とインバー
タ２０１がディスチャージ用制御回路２１０を構成して
いる。
タ２０１がディスチャージ用制御回路２１０を構成して
いる。
【００３３】
【発明の効果】以上説明したように本発明は、ワード線
の切換アドレスの変化を検出するアドレス検出回路がデ
ィスチャージ用Ｙセレクタを所定時間導通させるので、
ディジット線が過剰に、チャージアップされていた場合
でも、高速でデータを読み出せるという効果を有する。
の切換アドレスの変化を検出するアドレス検出回路がデ
ィスチャージ用Ｙセレクタを所定時間導通させるので、
ディジット線が過剰に、チャージアップされていた場合
でも、高速でデータを読み出せるという効果を有する。
【図１】第１実施例を示す回路図である。
【図２】第１実施例のタイミング図である。
【図３】第１実施例の電圧波形図である。
【図４】第２実施例の回路図である。
【図５】従来例の回路図である。
【図６】従来例の平常時の電圧波形図である。
【図７】従来例の異常時の電圧波形図である。
Ｐ１，Ｐ２ エンハンスメントＰチャンネルトランジ
スタ Ｎ１，Ｎ２ エンハンスメントＮチャンネルトランジ
スタ Ｉ１〜Ｉ６ インバータ Ｙ１，Ｙ２ Ｙセレクタ用Ｎチャンネルトランジスタ
ＤＹ１，ＤＹ２ ディスチャージＹセレクタ用Ｎチャ
ンネルトランジスタ Ｄ１，Ｄ２ ディジット線 ＣＤ１〜ＣＤ７ ディプレッションＮチャンネルトラ
ンジスタ（メモリセル） ＣＥ１〜ＣＥ９ エンハンスメントＮチャンネルトラ
ンジスタ（メモリセル） Ｗ１〜Ｗ８ ワード線 ＸＢ ブロックセレクト信号 ＹＳ，ＹＳ（オーハ゛ーライン） Ｙセレクト信号Ｂ
Ｓ１，ＢＳ２ エンハンスメントＮチャンネルトラン
ジスタ ５０ ワード線切換デコーダ ５２ センスアンプ ５５ メモリセルアレイ ５６ Ｙデコーダ
スタ Ｎ１，Ｎ２ エンハンスメントＮチャンネルトランジ
スタ Ｉ１〜Ｉ６ インバータ Ｙ１，Ｙ２ Ｙセレクタ用Ｎチャンネルトランジスタ
ＤＹ１，ＤＹ２ ディスチャージＹセレクタ用Ｎチャ
ンネルトランジスタ Ｄ１，Ｄ２ ディジット線 ＣＤ１〜ＣＤ７ ディプレッションＮチャンネルトラ
ンジスタ（メモリセル） ＣＥ１〜ＣＥ９ エンハンスメントＮチャンネルトラ
ンジスタ（メモリセル） Ｗ１〜Ｗ８ ワード線 ＸＢ ブロックセレクト信号 ＹＳ，ＹＳ（オーハ゛ーライン） Ｙセレクト信号Ｂ
Ｓ１，ＢＳ２ エンハンスメントＮチャンネルトラン
ジスタ ５０ ワード線切換デコーダ ５２ センスアンプ ５５ メモリセルアレイ ５６ Ｙデコーダ
Claims (2)
- 【請求項１】 複数のメモリセル列と、該メモリセル
列にそれぞれ接続された複数のディジット線と、複数の
メモリセル列中の同一行に属するメモリセルを選択する
複数のワード線と、アドレス信号に応答してワード線を
選択するアドレスデコーダと、入力ノードを有し該入力
ノードの電圧に対応する論理レベルを決定するセンスア
ンプと、上記複数のディジット線を選択的にセンスアン
プの入力ノードに接続する列セレクタと、複数のディジ
ット線と固定電源との間に並列に接続された複数のディ
スチャージトランジスタで構成されたディスチャージ用
列セレクタと、上記列セレクタとディスチャージ用列セ
レクタとを制御する列デコーダとを備えた半導体メモリ
装置において、上記アドレス信号の変化を検出し所定時
間継続するパルス信号を発生するアドレス変化検出回路
と、上記パルス信号に応答してＹセレクタで選択された
ディジット線に接続されたディスチャージトランジスタ
を所定時間オンさせるディスチャージ用制御回路とを設
けたことを特徴とする半導体メモリ装置。 - 【請求項２】 複数のメモリセル列と、該メモリセル
列にそれぞれ接続された複数のディジット線と、複数の
メモリセル列中の同一行に属するメモリセルを選択する
複数のワード線と、アドレス信号に応答してワード線を
選択するアドレスデコーダと、入力ノードを有し該入力
ノードの電圧に対応する論理レベルを決定するセンスア
ンプと、上記複数のディジット線を選択的にセンスアン
プの入力ノードに接続する列セレクタと、複数のディジ
ット線と固定電源との間に並列に接続された複数のディ
スチャージトランジスタで構成されたディスチャージ用
列セレクタと、上記列セレクタとディスチャージ用列セ
レクタとを制御する列デコーダとを備えた半導体メモリ
装置において、上記アドレス信号の変化を検出し所定時
間継続するパルス信号を発生するアドレス変化検出回路
と、上記パルス信号に応答して全てのディスチャージト
ランジスタを所定時間オンさせるディスチャージ用制御
回路を設けたことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152561A JPH04351796A (ja) | 1991-05-28 | 1991-05-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152561A JPH04351796A (ja) | 1991-05-28 | 1991-05-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04351796A true JPH04351796A (ja) | 1992-12-07 |
Family
ID=15543172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152561A Pending JPH04351796A (ja) | 1991-05-28 | 1991-05-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04351796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114795A (ja) * | 1993-10-13 | 1995-05-02 | Nec Corp | 半導体メモリ装置 |
-
1991
- 1991-05-28 JP JP3152561A patent/JPH04351796A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114795A (ja) * | 1993-10-13 | 1995-05-02 | Nec Corp | 半導体メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4992149B2 (ja) | モス構造のアンチヒューズを利用したメモリリペア回路 | |
| KR930000712B1 (ko) | 반도체 집적회로 | |
| US5748527A (en) | Nonvolatile memory having transistor redundancy | |
| KR100287545B1 (ko) | 불 휘발성 반도체 메모리 장치 | |
| JPH0562486A (ja) | 集積回路用スイツチ | |
| CN110036484B (zh) | 电阻式随机存取存储器单元 | |
| US10103716B2 (en) | Data latch circuit | |
| EP0090332B1 (en) | Semiconductor memory device | |
| JP5280660B2 (ja) | 低電圧、低キャパシタンスのフラッシュメモリアレイ | |
| CN1742342B (zh) | 源极偏置的存储器单元阵列 | |
| US7529148B2 (en) | Programmable read-only memory | |
| EP0814481B1 (en) | Low-supply-voltage nonvolatile memory device with voltage boosting | |
| KR930000760B1 (ko) | 라인 전환 회로 및 그를 사용한 반도체 메모리 | |
| JP3848022B2 (ja) | 電気フューズ素子を備えた半導体集積回路装置 | |
| KR0184635B1 (ko) | 불휘발성 반도체기억장치 | |
| US5513137A (en) | Flash memory having transistor redundancy | |
| US6242971B1 (en) | Monolithically integrated selector for electrically programmable memory cell devices | |
| US6233168B1 (en) | Non-volatile semiconductor memory capable of reducing parasitic current | |
| JPH04351796A (ja) | 半導体メモリ装置 | |
| US4788460A (en) | Circuit arrangement of sense amplifier for rapid evaluation of logic state | |
| US7317643B2 (en) | Semiconductor memory device | |
| KR100356774B1 (ko) | 반도체 메모리 장치의 결함 어드레스 저장 회로 | |
| US6333876B1 (en) | Semiconductor memory device | |
| TW202145226A (zh) | 記憶體元件及其操作方法 | |
| US5986946A (en) | Method and apparatus for reducing row shut-off time in an interleaved-row memory device |