JPH01253266A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数種の電圧にて駆動される回路部分を有す
る半導体集積回路に関し、特にその回路部分の少なくと
も１つが高電圧電源にて駆動される半導体集積回路に関
する。

（従来の技術） 高圧電源と低圧電源にてそれぞれ駆動される２つの回路
部分を有する半導体集積回路の一例を第２図に示す。該
半導体集積回路は、１つの半導体基板に２つのＭＯ５Ｉ
−ランジスタが構成されている。該半導体集積回路は１
例えばｎ型半導体基板３１に、それぞれ異なる電源から
電圧を印加し得るように、２つのｐウェル３２および３
３が埋め込まれている。一方のｐウェル３２には、２つ
のｎ型拡散層３４および３５と、１つのｐ型拡散層３６
が埋め込まれており、他方のＰウェル３３にも、同様に
２つのｎ型拡散層３７および３８と、１つのρ型拡散層
３９が埋め込まれている。

該ｎ型半導体基板３１の上面、各ｐウェル３２および３
３の上面、さらには各拡散層３４〜３９の上面には。

これらの各上面を覆うシリコン酸化膜４１が設けられて
いる。

前記一方のｐウェル３２内の各ｎ型拡散層３４および３
５には、それぞれソース電極４２およびドレイン電極３
４が該シリコン酸化膜４１を貫通するように設けられて
おり、また該ｐウェル３２のｐ型拡散層３６には、該ｐ
ウェル３２へ電圧を与えるウェル電極４４がシリコン酸
化膜４１を貫通するように設けられている。そして、シ
リコン酸化膜４１におけるソース電極４２とドレイン電
極４３との間には、ポリシリコン層により構成されたゲ
ート電極４５が設けられている。

他方のｐウェル３３内の各ｎ型拡散層３７および３８に
も、同様に、ソース電極４６および４７が、それぞれシ
リコン酸化膜４１を貫通するように設けられており、ま
たｐ型拡散層３９には、該ｐウェルに電圧を与えるウェ
ル電極４８が、シリコン酸化膜４１を貫通するように設
けられている。そして、シリコン酸化膜４１におけるソ
ース電極４２とドレイン電極４３との間には、ポリシリ
コン層により構成されたゲート電極４９が設けられてい
る。なお、このような半導体集積回路では、全ての導電
型が逆になっていてもよい。

このような構造の従来の半導体集積回路では。

例えば、一方のｐウェル３２にウェル電極４４から低電
圧が印加され、他方のｐウェル３３にウェル電極４８か
ら高電圧が印加されて使用される。

（発明が解決しようとする課題） このような従来の半導体集積回路では、低電圧が印加さ
れるウェルと高電圧が印加されるウェルとは、１つの半
導体基板３１内にそれぞれ個別に埋め込まれているため
、大型化するという欠点がある。

本発明は、上記従来の問題を解決するものであり、その
目的は、小型でしかも耐久性に優れた。

複数の電源にて駆動される半導体集積回路を提供するこ
とにある。

（課題を解決するための手段） 本発明の半導体集積回路は、半導体基板と、該半導体基
板を覆う絶縁膜とを有する半導体集積回路であって、該
半導体基板および絶縁膜を用いて構成されたＭＯＳトラ
ンジスタと、前記酸化膜内に配設された上下２層のポリ
シリコン層を有し。

下側のポリシリコン層はソース、ゲート、および両者に
て挟まれたチャネルを構成し、上側のポリシリコン層は
該チャネルに対向するゲート電極を構成する薄膜トラン
ジスタと、を有してなり、そのことにより上記目的が達
成される。

（実施例） 以下に本発明を実施例について説明する。

本発明の半導体集積回路は、第１図に示すように３例え
ばｎ型半導体基板１１にＭＯＳトランジスタを構成すべ
く、ｐウェル１２が埋め込まれている。

該ｐウェル１２内には、２つのｎ型拡散層１３および１
４と１つのｐ型拡散層１５がそれぞれ埋め込まれている
。

ｎ型半導体基板１１．該ｎ型半導体基板１１に埋め込ま
れたｐウェル１２．および該ｐウェル１２に埋め込まれ
た各拡散層１３〜１５上には、酸化シリコン膜１６が積
層されている。

Ｐウェル１２に埋め込まれた各ｎ型拡散層１３および１
４には、酸化シリコン膜１６を貫通するソース電極１７
およびドレイン電極１８がそれぞれ設けられている。ま
た該Ｐウェル１２内のＰ型拡散層１５には３同様に酸化
シリコン膜１６を貫通するウェル電極１９が設けられて
いる。

前記酸化シリコン膜１６内における。各ソース電極１７
とドレイン電極１８との間には、ポリシリコン層により
構成されたゲート電極２１が配設されている。

さらに、絶縁性の酸化シリコン膜１６内には、薄膜トラ
ンジスタを構成すべく、上下２層のポリシリコン層２２
および２３が配設されている。下側のポリシリコン層２
３は、ｎ型半導体基板１１におけるｐウェル１２が埋め
込まれた部分に隣接する位置に対向して設けられており
、該下側のポリシリコン層２３には、その中央部にチャ
ネル２３ｃを形成すべく。

一方の側部２３ａにソース電極２４．他方の側部２３ｂ
にドレイン電極２５が設けられており、各側部２３ａお
よび２３ｂがソースおよびドレインとなっている。

ソース電極２４およびドレイン電極２５は、酸化シリコ
ン膜１６の上面より突出している。そして、該下側のポ
リシリコン層２３における中央部のチャネル２３ｃに対
向するように、上側のポリシリコン層２２が配設されて
おり、該上側のポリシリコン層２２にてゲート電極が構
成されている。

なお、このような構成の半導体集積回路では全ての導電
型が反対になっていてもよい。

このような構成の本発明の半導体集積回路は。

酸化シリコン膜１６内に上下２層に配設されたポリシリ
コン層２２および２３にて形成される薄膜トランジスタ
が高電圧で駆動され、半導体基板１１内に形成されたＭ
ＯＳトランジスタのｐウェル１２に低電圧が印加されて
使用される。

（発明の効果） 本発明の半導体集積回路は、このように、複数積の電源
で駆動される一方の回路部分をＭＯＳトランジスタとし
、他方の回路部分を、半導体基板上に積層された絶縁膜
内に２層のポリシリコン層にて構成された薄膜トランジ
スタとしているため。

該薄膜トランジスタが半導体基板上にて専有する面積を
著しく小さくすることができ、従って９本発明の半導体
集積回路は、従来のように、２つのＭＯＳトランジスタ
を有する半導体集積回路に比較して、著しく小型化し得
る。また、該薄膜トランジスタは耐電圧性に優れている
ため、該薄膜トランジスタに高電圧に印加して駆動して
も、長期にわたって安定的に動作し、信頼性が著しく向
上する。

４　゛　の　　なｉ゛日 第１図は本発明の半導体集積回路の要部断面図。

第２図は従来の半導体集積回路の要部断面図である。

１１・・・半導体基板、１２・・・ウェル、　１３．１
４．１５・・・拡散層、１６・・・酸化シリコン膜、１
７・・・ソース電極、１８・・・ドレイン電極、１９・
・・ウェル電極、２１・・・ゲート電極、　２２．２３
・・・ポリシリコン層、２４・・・ソース電極。

２５・・・ドレイン電極。

以上

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、該半導体基板を覆う絶縁膜とを有す
   る半導体集積回路であって、 該半導体基板および絶縁膜を用いて構成されたＭＯＳト
   ランジスタと、 前記酸化膜内に配設された上下２層のポリシリコン層を
   有し、下側のポリシリコン層はソース、ゲート、および
   両者にて挟まれたチャネルを構成し、上側のポリシリコ
   ン層は該チャネルに対向するゲート電極を構成する薄膜
   トランジスタと、を有する半導体集積回路。