KR100625391B1 - 리프레쉬를 수행하는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 리프레쉬를 수행하는 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 언리미트 센스앰프 테스트 모드시에도 리프레쉬 동작을 수행할 수 있도록 하는 기술을 개시한다. 이를 위한 본 발명은 테스트 모드여부를 나타내는 테스트 모드신호와 리프레쉬 모드여부를 나타내는 리프레쉬신호에 의해 제어되어, 클럭인에이블신호, 및 매트선택신호에 따라 복수개의 매트 인에이블신호를 출력하는 센싱 제어부와, 복수개의 매트 인에이블신호에 따라 매트에 인접한 비트라인 분리 트랜지스터의 구동을 제어하는 복수개의 분리제어신호를 출력하는 분리 제어부와, 상기 테스트 모드신호와 리프레쉬신호에 의해 제어되어, 클럭인에이블신호, 및 매트선택신호를 수신하여 센스앰프의 구동을 제어하는 센스앰프 인에이블신호를 출력하는 센스앰프 인에이블부를 포함하여, 테스트 모드시에도 리프레쉬 동작의 수행이 가능함을 특징으로 한다.

Description

리프레쉬를 수행하는 반도체 메모리 장치{Semiconductor memory device operating refresh}
도 1은 종래의 반도체 메모리 장치의 개략적인 구성도.
도 2는 도 1의 분리 제어부의 세부 회로도.
도 3은 도 1의 센싱 제어부의 세부 회로도.
도 4는 도 1의 센스앰프 인에이블부의 세부 회로도.
도 5a 및 도 5b는 도 1의 반도체 메모리 장치의 동작 타이밍도.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 구성도.
도 7은 도 6의 분리 제어부의 세부 회로도.
도 8은 도 6의 센싱 제어부의 세부 회로도.
도 9는 도 6의 센스앰프 인에이블부의 세부 회로도.
도 10은 도 6의 반도체 메모리 장치의 동작 타이밍도.
본 발명은 리프레쉬를 수행하는 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 언리미트 센스앰프 테스트 모드시에도 리프레쉬 동작을 수행할 수 있도 록 하는 기술이다.
일반적으로, 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드하기 위한 것으로서, 다수의 비트 라인 및 다수의 워드라인, 그 비트 라인 및 워드라인을 선택하는 회로, 및 다수의 감지 증폭기 등을 포함한다.
도 1은 종래의 반도체 메모리 장치의 개략적인 구성도이다.
종래의 반도체 메모리 장치는 복수개의 셀을 구비하는 매트(10), 하나의 매트(10) 연결되는 두개의 센스앰프(20), 디코더(30), 분리제어부(40), 센싱제어부(50), 및 센스앰프 인에이블부(60)를 포함한다.
매트(10)는 복수개의 워드라인 비트라인쌍에 연결되는 복수개의 셀을 구비하고, 각 셀에 데이터를 저장한다.
센스앰프(20)는 비트라인 BL과 비트바라인 BLB에 연결되고, 센스앰프 인에이블신호 SA_EN1에 의해 제어되어 비트라인쌍에 실린 데이터를 센싱 및 증폭한다.
디코더(30)는 매트선택신호 MAT1 및 로오 어드레스 ADD를 디코딩하여 셀의 워드라인 W/L을 선택하기 위한 워드라인 선택신호를 출력한다.
분리 제어부(40)는 매트 인에이블신호 MAT_EN를 수신하여 비트라인 분리 트랜지스터 N1 내지 N4를 제어하는 분리 제어신호 L1, R1, L2, R2를 출력한다.
센싱 제어부(50)는 매트선택신호 MAT1, 클럭인에이블신호 CKE, 및 테스트 모드신호 TM를 수신하여 매트 인에이블신호 MAT_EN를 출력한다.
센스앰프 인에이블부(60)는 테스트모드신호 TM, 매트선택신호 MAT1, 및 클럭인에이블신호 CKE를 수신하여 센스앰프 인에이블신호 SA_EN1를 출력한다.
도 2는 도 1의 분리제어부(40)의 세부 회로도이다.
분리제어부(40)는 복수개의 인버터 IV1 내지 IV4를 구비한다.
복수개의 인버터 IV1 내지 IV4는 복수개의 매트 인에이블신호 MAT_EN0 내지 MAT_EN2를 반전시켜 각각 분리제어신호 R1, R2, L1, L2를 출력한다.
도 3은 도 1의 센싱 제어부(50)의 세부 회로도이다.
센싱 제어부(50)는 앤드게이트 AND1, 인버터 IV5, 및 전달부(51)를 구비한다.
앤드게이트 AND1는 매트선택신호 MAT1와 클럭인에이블신호 CKE를 반전한 신호를 앤드연산한다. 인버터 IV5는 테스트 모드신호 TM를 반전시키고, 전달부(51)는 테스트 모드신호 TM 및 인버터 IV5의 출력에 의해 제어되는 전송게이트 T1, T2를 구비하고, 앤드게이트 AND1의 출력과 매트 선택신호 MAT1를 선택적으로 매트 인에이블신호 MAT_EN1로서 출력한다.
도 4는 도 1의 센스앰프 인에이블부(60)의 세부 회로도이다.
센스앰프 인에이블부(60)는 앤드게이트 AND2, 인버터 IV6, 지연부(61), 및 전달부(62)를 구비한다.
앤드게이트 AND2는 매트선택신호 MAT1와 클럭인에이블신호 CKE를 반전한 신호를 앤드연산한다. 인버터 IV6는 테스트 모드신호 TM를 반전시키고, 지연부(61)는 매트선택신호 MAT1를 지연시켜 출력한다.
전달부(62)는 테스트모드신호 TM와 인버터 IV6의 출력에 의해 제어되는 전송게이트 T3, T4를 구비하고, 앤드게이트 AND2의 출력과 지연부(61)의 출력을 선택적으로 센스앰프 인에이블신호 SA_EN1로서 출력한다.
상기와 같은 구성을 갖는 반도체 메모리 장치는 일반적인 반도체 공정에서 워드라인과 스토리지 노드사이 또는 워드라인과 비트라인간에 마이크로-브릿지(Micro-bridge)가 발생하는 경우가 있어, 이를 스크린하기 위해 언리미트 센스앰프 테스트모드(unlimited sense amplifier test mode)를 사용한다.
언리미트 센스앰프 테스트 모드를 구체적으로 설명하면, 디벨롭(develop)된 비트라인간의 상태를 유지하면서 센스앰프 구동 시작 시간을 충분히 지연시켜 워드라인과 스토리지 노드 사이 또는 워드라인과 비트라인간의 마이크로-브릿지를 스크린하는 방식이다.
이하, 도 5a 및 도 5b를 참조하여 종래의 반도체 메모리 장치의 정상모드와 언리미트 센스앰프 테스트 모드 시의 동작을 설명하기로 한다.
첫째, 정상 모드 시에는, 로우레벨의 테스트 모드신호 TM에 의해 센싱제어부(50)의 전송게이트 T2와 센싱제어부(60)의 전송게이트 T4가 턴온된다.
그에 따라, 전송게이트 T2는 하이레벨의 매트선택신호 MAT1를 매트 인에이블신호 MAT_EN1로서 출력하고, 전송게이트 T4는 지연부(61)의 출력을 센스앰프 인에이블신호 SA_EN1로서 출력한다. 따라서, 도 5a에 도시한 바와 같이, 센스앰프 인에이블신호 SA_EN1이 매트 인에이블신호 MAT_EN1보다 지연되어 하이레벨로 인에이블된다. 이때, 분리제어신호 L1, R2는 로우레벨이 되어 비트라인 분리 트랜지스터 N1, N4를 턴오프시킨다.
이와같이, 정상모드에서는 도 5a에 도시한 바와 같이, 워드라인 WL이 하이레벨로 인에이블되고 매트 인에이블신호 MAT_EN1가 하이레벨로 인에이블되면 분리제어신호 L1, R2는 로우레벨로 디스에이블된다. 분리제어신호 L1, R2가 로우레벨로 디스에이블되면 비트라인쌍과 셀에 저장되어 있는 전하가 차지 쉐어링(charge sharing)이 되고 일정 기간 후 센스앰프 인에이블신호 SA_EN1가 하이레벨로 인에이블될 때 센스앰프(20)가 구동하기 시작하여 비트라인쌍이 디벨롭(develop)하기 시작한다. 여기서, 비트라인쌍의 디벨롭은 비트라인 BL은 코아전압 VCORE 레벨로 증폭되고 비트라인바 BLB는 접지전압 VSS 레벨로 증폭되는 것이다.
둘째, 언리미트 센스앰프 테스트 모드 시에는, 하이레벨의 테스트 모드신호 TM에 의해 센싱제어부(50)의 전송게이트 T1와 센싱제어부(60)의 전송게이트 T3가 턴온된다.
그에 따라, 전송게이트 T1는 앤드게이트 AND1의 출력을 매트 인에이블신호 MAT_EN1로서 출력하고, 전송게이트 T3는 앤드게이트 AND2의 출력을 센스앰프 인에이블신호 SA_EN1로서 출력한다.
이때, 앤드게이트 AND1는 하이레벨의 매트선택신호 MAT1와 하이레벨의 클럭인에이블신호 CKE를 반전한 신호를 앤드연산하여 로우레벨신호를 출력하다가 클럭인에이블신호 CKE가 로우레벨로 디스에이블되면 하이레벨신호를 출력한다. 즉, 매트 인에이블신호 MAT_EN1는 클럭인에이블신호 CKE가 하이레벨일 경우에는 로우레벨로 출력되다가 클럭인에이블신호 CKE가 로우레벨로 디스에이블되면 하이레벨로 인 에이블된다. 또한, 센스앰프 인에이블신호 SA_EN1도 매트 인에이블신호 MAT_EN1와 같이 천이된다.
따라서, 언리미트 센스앰프 테스트 모드시에는 도 5b와 같이, 워드라인 WL이 하이레벨로 인에이블되고 클럭인에이블신호 CKE가 로우레벨로 디스에이블되면 매트 인에이블신호 MAT_EN1와 센스앰프 인에이블신호 SA_EN1가 하이레벨로 인에이블되어 센스앰프(20)가 구동하기 시작하고 비트라인쌍이 디벨롭하기 시작한다.
셋째, 언리미트 센스앰프 테스트 모드에서의 리프레쉬 동작을 수행하는 경우에는 언리미트 센스앰프 테스트 모드를 중지시키고 리프레쉬 동작을 수행시켜야 한다. 그러나, 센싱 제어부(50) 및 센스앰프 인에이블부(60)에 리프레쉬 신호가 인가되지 않아 리프레쉬 동작을 수행하지 못한다.
즉, 언리미트 센스앰프 테스트 모드와 리프레쉬 동작을 동시에 수행할 수 없기 때문에, 센싱 제어부(50)와 센스앰프 인에이블부(60)는 도 5b의 언리미트 센스앰프 테스트 모드에서와 같이 테스트 모드로서만 구동되고 테스트 모드와 동시에 리프레쉬를 수행할 수 없게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 언리미트 센스앰프 테스트 모드에서 리프레쉬 동작을 수행할 수 있도록 하는데 그 목적이 있다.
상기 과제를 달성하기 위한 본 발명은 복수개의 매트와 상기 매트의 데이터 를 증폭하는 복수개의 센스앰프를 포함하고 리프레쉬를 수행하는 반도체 메모리 장치에 있어서,
복수개의 매트와 상기 매트의 데이터를 증폭하는 복수개의 센스앰프를 포함하고 리프레쉬를 수행하는 반도체 메모리 장치에 있어서,
테스트 모드여부를 나타내는 테스트 모드신호와 리프레쉬 모드여부를 나타내는 리프레쉬신호에 의해 제어되어, 클럭인에이블신호, 및 매트선택신호에 따라 복수개의 매트 인에이블신호를 출력하는 센싱 제어부와, 상기 복수개의 매트 인에이블신호에 따라 상기 매트에 인접한 비트라인 분리 트랜지스터의 구동을 제어하는 복수개의 분리제어신호를 출력하는 분리 제어부와, 상기 테스트 모드신호와 상기 리프레쉬신호에 의해 제어되어, 상기 클럭인에이블신호, 및 상기 매트선택신호를 수신하여 상기 센스앰프의 구동을 제어하는 센스앰프 인에이블신호를 출력하는 센스앰프 인에이블부를 포함하여, 상기 테스트 모드시에도 상기 리프레쉬 동작의 수행이 가능함을 특징으로 한다.
본 발명은 리프레쉬 동작을 필요로 하는 모든 반도체 메모리 소자에 적용될 수 있으며, 특히, 오토 리프레쉬 동작을 필요로 하는 반도체 메모리 소자에 더욱 효과적이다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 구성도이다.
반도체 메모리 장치는 복수개의 셀을 구비하는 매트(100), 하나의 매트(100)에 연결되는 두개의 센스앰프(200), 디코더(300), 분리제어부(400), 센싱제어부(500), 및 센스앰프 인에이블부(600)를 포함한다.
매트(100)는 복수개의 워드라인 비트라인쌍에 연결되는 복수개의 셀을 구비하고, 각 셀에 데이터를 저장한다.
센스앰프(200)는 비트라인 BL과 비트바라인 BLB에 연결되고, 센스앰프 인에이블신호 SA_EN1에 의해 제어되어 비트라인에 실린 데이터를 센싱 및 증폭한다.
디코더(300)는 매트선택신호 MAT1 및 로오 어드레스 ADD를 디코딩하여 셀의 워드라인을 선택하기 위한 워드라인 선택신호를 출력한다.
분리 제어부(400)는 매트 인에이블신호 MAT_EN를 수신하여 비트라인 분리 트랜지스터 N1 내지 N4를 제어하는 분리 제어신호 L1, R1, L2, R2를 출력한다.
센싱 제어부(500)는 매트선택신호 MAT1, 클럭인에이블신호 CKE, 리프레쉬신호 REF, 및 테스트 모드신호 TM를 수신하여 매트 인에이블신호 MAT_EN를 출력한다.
센스앰프 인에이블부(600)는 테스트모드신호 TM, 매트선택신호 MAT1, 및 클럭인에이블신호 CKE를 수신하여 센스앰프 인에이블신호 SA_EN1를 출력한다.
도 7은 도 6의 분리 제어부(400)의 세부 회로도이다.
분리 제어부(400)는 복수개의 인버터 IV7 내지 IV10를 구비하여 복수개의 매트 인에이블신호 MAT_EN0 ~ MAT_EN2를 각각 반전시켜 분리 제어신호 L1, R1, L2, R2를 출력한다.
예를들어, 매트(100)을 선택하는 경우, 매트 인에이블신호 MAT_EN0, MAT_EN2는 하이레벨을 유지하고 MAT_EN1는 로우레벨을 유지하여 분리제어신호 R1, L2는 로우레벨로 디스에이블되고 L1, R2는 하이레벨로 인에이블된다. 결국, 로우레벨의 분리제어신호 R1, L2에 의해 비트라인 트랜지스터 N1, N4는 턴오프되고, 하이레벨의 분리제어신호 R1, L2에 의해 매트(100)에 인접한 비트라인 트랜지스터 N2, N3만 턴온된다.
도 8은 도 6의 센싱 제어부(500)의 세부 회로도이다.
센싱 제어부(500)는 앤드게이트 AND3, 제어부(501), 인버터 IV11, 및 전달부(502)를 구비한다.
앤드게이트 AND3는 매트선택신호 MAT1와 클럭인에이블신호 CKE를 반전한 신호를 앤드연산한다.
제어부(501)는 테스트 모드신호 TM와 리프레쉬신호 REF를 노아연산하는 노아게이트 NOR1를 구비한다. 인버터 IV11는 노아게이트 NOR1의 출력을 반전한다.
전달부(502)는 노아게이트 NOR1의 출력 및 인버터 IV11의 출력에 의해 제어되어 앤드게이트 AND3의 출력과 매트선택신호 MAT1을 매트 인에이블신호 MAT_EN1로서 선택적으로 각각 출력하는 전송게이트 T5, T6를 구비한다.
도 9는 도 6의 센스앰프 인에이블부(600)의 세부 회로도이다.
센스앰프 인에이블부(600)는 앤드게이트 AND4, 제어부(601), 인버터 IV12, 지연부(602), 및 전달부(603)를 구비한다.
앤드게이트 AND4는 매트선택신호 MAT1와 클럭인에이블신호 CKE를 반전한 신호를 앤드연산한다. 제어부(601)는 테스트 모드신호 TM를 반전한 신호와 리프레쉬신호 REF를 노아연산하는 노아게이트 NOR2를 구비한다. 인버터 IV12는 노아게이트 NOR2의 출력을 반전시키고, 지연부(602)는 매트선택신호 MAT1를 지연시켜 출력한다.
전달부(603)는 노아게이트 NOR2의 출력 및 인버터 IV12의 출력에 의해 제어되어 앤드게이트 AND4의 출력과 지연부(602)의 출력을 센스앰프 인에이블신호 SA_EN로서 선택적으로 각각 출력하는 전송게이트 T7, T8를 구비한다.
이하, 표 1 및 도 10를 참조하여 반도체 메모리 장치의 정상모드, 언리미트 센스앰프 테스트 모드, 및 언리미트 센스앰프 테스트 모드시에 리프레쉬를 수행하는 경우의 동작을 설명하기로 한다.
[표 1]
모드 MAT1 CKE TM REF 전송게이트 MAT_EN1 SA_EN1
정상모드 H H or L L L T6, T8 H H
테스트모드 H H H L T5, T7 L L
H L H L T5, T7 H H
테스트모드 + 리프레쉬 H H H H T6, T8 H H
첫째, 정상 모드시에 센싱 제어부(500) 및 센스앰프 인에이블부(600)의 제어부(501, 601)는 로우레벨의 테스트 모드신호 TM와 리프레쉬신호 REF를 수신하여 로우레벨의 신호를 출력한다. 그에따라, 전송게이트 T6, T8가 턴온되어 전송게이트 T6는 하이레벨의 매트선택신호 MAT1를 매트 인에이블신호 MAT_EN1로서 출력하고 전 송게이트 T8은 지연부(602)의 출력을 센스앰프 인에이블신호 SA_EN1로서 출력한다.
따라서, 종래의 도 5a와 같이, 매트 인에이블신호 MAT_EN1가 하이레벨로 인에이블된 후 일정 지연시간 후에 센스앰프 인에이블신호 SA_EN1가 하이레벨로 인에이블되어 센스앰프(200)가 구동하기 시작하고 비트라인쌍이 디벨롭하기 시작한다.
둘째, 언리미트 센스앰프 테스트 모드 시에, 센싱 제어부(500) 및 센스앰프 인에이블부(600)의 제어부(501, 601)는 하이레벨의 테스트 모드신호 TM와 로우레벨의 리프레쉬신호 REF를 수신하여 하이레벨의 신호를 출력한다.
그에 따라, 전송게이트 T5, T7이 턴온되어, 전송게이트 T5는 앤드게이트 AND3의 출력을 매트 인에이블신호 MAT_EN1로서 출력하고 전송게이트 T7은 앤드게이트 AND4의 출력을 센스앰프 인에이블신호 SA_EN1로서 출력한다.
이때, 앤드게이트 AND3는 하이레벨의 매트선택신호 MAT1와 하이레벨의 클럭인에이블신호 CKE를 반전한 신호를 앤드연산하여 로우레벨신호를 출력하다가 클럭인에이블신호 CKE가 로우레벨로 디스에이블되면 하이레벨신호를 출력한다. 즉, 매트 인에이블신호 MAT_EN1는 클럭인에이블신호 CKE가 하이레벨일 경우에는 로우레벨로 출력되다가 클럭인에이블신호 CKE가 로우레벨로 디스에이블되면 하이레벨로 인에이블된다. 또한, 센스앰프 인에이블신호 SA_EN1도 매트 인에이블신호 MAT_EN1과 같이 천이된다.
따라서, 언리미트 센스앰프 테스트 모드시에는 종래의 도 5b와 같이, 워드라인 WL이 하이레벨로 인에이블되고 클럭인에이블신호 CKE가 로우레벨로 디스에이블될 때, 매트 인에이블신호 MAT_EN1와 센스앰프 인에이블신호 SA_EN1가 하이레벨로 인에이블되어 센스앰프(20)가 구동하기 시작하여 비트라인쌍이 디벨롭하기 시작한다.
셋째, 언리미트 센스앰프 테스트 모드에서의 리프레쉬 동작을 수행하는 경우, 센싱 제어부(500) 및 센스앰프 인에이블부(600)의 제어부(501, 601)는 하이레벨의 테스트 모드신호 TM와 리프레쉬신호 REF를 수신하여 로우레벨의 신호를 출력한다. 그에따라, 전송게이트 T6, T8가 턴온되어 전송게이트 T6는 하이레벨의 매트선택신호 MAT1를 매트 인에이블신호 MAT_EN1로서 출력하고 전송게이트 T8은 지연부(602)의 출력을 센스앰프 인에이블신호 SA_EN1로서 출력한다.
따라서, 도 10과 같이, 매트 인에이블신호 MAT_EN1가 하이레벨로 인에이블된 후 일정 지연시간 후에 센스앰프 인에이블신호 SA_EN1가 하이레벨로 인에이블되어 센스앰프(200)가 구동하기 시작하고 비트라인쌍이 디벨롭하기 시작한다.이때, 클럭인에이블신호 CKE는 외부에서 입력되는 신호로서, 리프레쉬 시에 정상모드와 같이 항상 하이레벨을 유지하여 제공한다.
이와같이, 본 발명은 클럭인에이블신호 CKE와 무관하게 테스트 모드시에도 리프레쉬 동작을 수행할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 언리미트 센스앰프 테스트 모드시에도 리프레쉬를 수행할 수 있도록 하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 복수개의 매트와 상기 매트의 데이터를 증폭하는 복수개의 센스앰프를 포함하고 리프레쉬를 수행하는 반도체 메모리 장치에 있어서,
    테스트 모드여부를 나타내는 테스트 모드신호와 리프레쉬 모드여부를 나타내는 리프레쉬신호에 의해 제어되어, 클럭인에이블신호, 및 매트선택신호에 따라 복수개의 매트 인에이블신호를 출력하는 센싱 제어부;
    상기 복수개의 매트 인에이블신호에 따라 상기 매트에 인접한 비트라인 분리 트랜지스터의 구동을 제어하는 복수개의 분리제어신호를 출력하는 분리 제어부; 및
    상기 테스트 모드신호와 상기 리프레쉬신호에 의해 제어되어, 상기 클럭인에이블신호, 및 상기 매트선택신호를 수신하여 상기 센스앰프의 구동을 제어하는 센스앰프 인에이블신호를 출력하는 센스앰프 인에이블부;를 포함하여,
    상기 테스트 모드시에도 상기 리프레쉬 동작의 수행이 가능함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 분리 제어부는,
    상기 매트 인에이블신호를 반전시켜 상기 복수개의 분리제어신호를 출력하는 복수개의 반전수단을 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 센싱 제어부는,
    상기 테스트 모드신호와 상기 리프레쉬 신호를 조합하는 제어부;
    상기 매트선택신호와 상기 클럭인에이블신호를 논리조합하는 논리연산부; 및
    상기 제어부의 출력에 의해 제어되어 상기 논리연산부의 출력신호와 상기 매트선택신호를 선택적으로 출력하는 전달부;
    를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 제어부는,
    상기 테스트모드신호를 반전한 신호와 상기 리프레쉬 신호를 노아연산하는 노아게이트를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  5. 제 3항에 있어서, 상기 논리연산부는,
    상기 클럭인에이블신호를 반전한 신호와 상기 매트선택신호를 앤드연산하는 앤드게이트
    를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  6. 제 3항에 있어서, 상기 전달부는 복수개의 전송게이트를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 센스앰프 인에이블부는,
    상기 테스트 모드신호와 상기 리프레쉬 신호를 조합하는 제어부;
    상기 매트선택신호와 상기 클럭인에이블신호를 논리조합하는 논리연산부;
    상기 매트선택신호를 지연시키는 지연부; 및
    상기 제어부의 출력에 의해 제어되어 상기 논리연산부와 상기 지연부의 출력을 선택적으로 출력하는 전달부;
    를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 제어부는,
    상기 테스트모드신호를 반전한 신호와 상기 리프레쉬신호를 노아연산하는노아게이트를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  9. 제 7항에 있어서, 상기 논리연산부는,
    상기 클럭인에이블신호를 반전한 신호와 상기 매트선택신호를 앤드연산하는 앤드게이트
    를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  10. 제 7항에 있어서, 상기 전달부는 복수개의 전송게이트를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
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