JP2011090764A - 向上した読み取り安定性を有するメモリ - Google Patents

Abstract

【課題】向上した読み取り安定性を有する静的ランダムアクセスメモリを提供する。
【解決手段】該ＳＲＡＭは、データ値を格納する時にデータ値を保持する第１アクセスノードとデータの相補バージョンを保持する第２アクセスノードとを備える非対称フィードバックループ、データ線と第１アクセスノードとの間に選択的に接続を提供するアクセスデバイス、およびリセット線と第２アクセスノードとの間に選択的に接続を提供するリセットデバイスを備える複数の格納セルと、所定値を格納セルに書き込む書込要求および格納セルから格納値を読み取る読取要求に応答して、第１アクセスノードと少なくとも１つのデータ線との間に接続を提供するように、かつ相補所定値を格納セルに書き込む書込要求に応答して、少なくとも１つのリセット線と第２アクセスノードとの間に接続を提供するように制御信号を生成するデータアクセス制御回路とを備える。
【選択図】図３

Description

本発明の分野は、データ格納の分野に関し、具体的には、半導体メモリにおけるデータの格納およびアクセスに関する。

メモリのサイズおよび電力消費を低減したいという要求が存在する。しかしながら、メモリを形成するデバイスおよびそれらの電力消費を低減するにつれて、それらの破損に対する頑健性が減少する傾向がある。小型かつ低消費電力である、ＳＲＡＭ等の頑健な半導体メモリを設計することがますます難しくなってきている。
寸法を縮小するにつれて、ランダムなドーパントの揺らぎによる、ラインエッジラフネス等のデバイス特性のばらつきが大幅に増大する。したがって、全動作電圧範囲にわたって、セルの（読み取り妨害を伴わない）読み取りおよび書き込みを行うことができる、これらの小さい寸法の頑健なＳＲＡＭを設計することが非常に困難であることが分かる。

それらの頑健性を改善するように、ＳＲＡＭメモリを形成するビットセルのための、複数の異なる設計が提案されている。従来のＳＲＡＭメモリセルを図１に示す。該セルは、６個のトランジスタと、２個のパスゲートトランジスタＮＡおよびＮＢと、データ値を格納するためのフィードバックループを形成する４個のトランジスタとを有する。ビット線および相補ビット線は、セルに／からデータをフィードし、ワード線は、ビット線へのアクセスをセルに提供するために使用される。ビットセルに書き込むことができるようにするために、入力電圧を、必要に応じてセルの状態を切り替えるのに十分高くしなければならず、一方で、読み取る時に、その状態が損なわれないように保つ必要がある。
読み取りおよび／または書き込み動作に対してより頑健である、種々の異なるビットセルが提案されてきた。これらは、付加的なトランジスタを有する傾向があり、したがって、７−トランジスタおよび８−トランジスタビットセルは、より頑健であるが、より多くの面積を要することが知られている。

５−トランジスタのビットセルは、Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｃｏｎｆｅｒｅｎｃｅ ２００９からの、Ｎａｌａｍ他の「Ａｓｙｍｍｅｔｒｉｃ Ｓｉｚｉｎｇ ｉｎ ａ ４５ｎｍ ５Ｔ ＳＲＡＭ ｔｏ Ｉｍｐｒｏｖｅ Ｒｅａｄ Ｓｔａｂｉｌｉｔｙ ｏｖｅｒ ６Ｔ」に説明されており、これを図２に示す。この５Ｔビットセルは、読み取り静的ノイズマージンを改善するように、非対称的にサイズ決定される。しかしながら、データは、一方の側からしか入力されないので、セルに書き込む時には、６Ｔセルの場合よりも状態を切り替えることが困難である。これは、書き込み中にアクセストランジスタを補強するように、フィードバックループに給電するＶＤＤＣを減衰させて、ワード線に対する電圧を上昇させることによって対処される。それでも、書き込みノイズマージンは、６−トランジスタセルよりも劣っており、ワード線およびＶＤＤＣの両方に対する電圧の大きい電圧変動を必要とする。したがって、５−トランジスタセルは、潜在的に面積の節減を提供し得るが、不規則な構造および書き込みを補助する方法に対する必要性から、これらの面積的な利益が損なわれる。
その面積を過度に増大させずに、読み取りおよび書き込みマージンに対するメモリの頑健性を増大させることが望ましい。

Nalam et al., "Asymmetric Sizing in a 45nm 5T SRAM to Improve Read Stability over 6T", Custom Integrated Circuits conference 2009

本発明の第１の態様は、静的ランダムアクセスメモリであって、ＳＲＡＭは、該メモリおよび少なくとも１つのリセット線に／からデータを転送するための少なくとも１つのデータ線と、複数の格納セルであって、該少なくとも１つのデータ線および該少なくとも１つのリセット線への接続のためにそれぞれが配設され、各格納セルが、非対称フィードバックループであって、該フィードバックループがデータ値を格納する時に、該データ値を保持するための第１のアクセスノードと、該フィードバックループが該データ値を格納する時に、該データ値の相補バージョンを保持するための第２のアクセスノードとを備える、非対称フィードバックループと、該少なくとも１つのデータ線と該第１のアクセスノードとの間に選択的に接続を提供するためのアクセスデバイスと、該少なくとも１つのリセット線と該第２のアクセスノードとの間に選択的に接続を提供するためのリセットデバイスとを備える、複数の格納セルと、を備え、該メモリは、データアクセス要求に応答して、該接続を提供するように、該アクセスデバイスおよび該リセットデバイスを独立して制御するための制御信号を生成するためのデータアクセス制御回路をさらに備え、該データ制御回路は、所定値を該格納セルに書き込む書き込み要求に応答して、および該格納セルから格納値を読み取る読み取り要求に応答して、該第１のアクセスノードと該少なくとも１つのデータ線との間に該接続を提供するように、該アクセスデバイスをトリガする、データアクセス制御信号を生成するように、および、該相補所定値を該格納セルに書き込む書き込み要求に応答して、該少なくとも１つのリセット線と該第２のアクセスノードとの間に該接続を提供するように、該リセットデバイスをトリガする、リセット制御信号を生成するように構成される、静的ランダムアクセスメモリを提供する。

本発明は、非対称フィードバックループが、読み取り破損に対する増大された頑健性を提供し得るが、同時に、書き込みがより困難になり得ることを認識している。この問題には、従来のデータ線および相補データ線ではなく、データ線およびリセット線を提供することによって対処する。よって、フィードバックループの一方の側または他方の側へのアクセスを独立して制御できる、独立した制御信号を提供する。したがって、読み取りは、フィードバックループの一方の側をデータ線に接続することによって行われ、格納できる値のうちの１つの書き込みもこのように行われる。しかしながら、読み取り安定性を考慮して設計された、フィードバックループの対称性のため、他の相補値をループのこの側に書き込むことは困難である。この問題には、フィードバックループの他方の側をリセット線に接続し、値をループのこの側に書き込むことによって対処する。ループの非対称性は、この値を書き込むことができるようにし、その結果、相補値が格納される。したがって、独立した制御信号の必要性において、付加的なオーバーヘッドが存在するが、他のいかなる付加的な構成要素も必要とせずに、頑健な読み取りセルが提供される。

いくつかの実施形態では、該非対称フィードバックループは、該第１のアクセスノード上の該相補所定値の受信かつ該第２のアクセスノード上の無信号に応答するよりも容易に、該第１のアクセスノード上の該所定値の受信かつ該第２のアクセスノード上の無信号に応答して、状態を切り替えるように構成される。
フィードバックループは、読み取り中にそのデータを維持するために、第１のアクセスノードにアクセスする側である一方の側から読み取られるように非対称に設定され、信号が、相補所定値を有する、この側に入力される時に、非対称フィードバックループは、切り替えに対して抵抗を示す。

いくつかの実施形態では、該非対称フィードバックループは、該第１のアクセスノード上の該所定値の受信および該第２のアクセスノード上の無信号が、該格納セルの状態を切り替えるのに十分であるように、および、該第１のアクセスノード上の該相補所定値の受信および該第２のアクセスノード上の無信号が、状態の切り替えをトリガしないように構成される。
第１のアクセスノード上の相補所定値に応答した切り替えに対する抵抗は、第１のアクセスノード上でのこの信号の受信によって、状態の切り替えが決してトリガされない程度になり得る。相補所定値を第１のアクセスノードに書き込めないことについては、リセットデバイスを介してアクセスされる、第２のアクセスノードを提供することによって対処され、これは、このノードを介して所定値を入力することによって、相補所定値を格納セルに格納できるようにする。

いくつかの実施形態では、該メモリは、２つのステップ手順で、データ値を該複数の格納セルのうちの選択された１つに書き込むように構成され、よって、該メモリは、該所定値を該選択された格納セルに書き込む要求に応答して、第１のステップ中に、該選択された格納セルの該リセットデバイスの制御を実施することによって、該相補所定値を該リセット線に提供し、そして、該リセット線を該選択された格納セルの該第２のアクセスノードに接続し、また、第２のステップ中に、該選択された格納セルの該アクセスデバイスの制御を実施することによって、該所定値を該データ線に提供し、そして、該データ線を該選択された格納セルの該第１のアクセスノードに接続し、それによって、該所定値を該選択された格納セルに格納させるように構成され、また、該メモリは、該相補所定値を書き込む要求に応答して、該第１のステップ中に、該リセットデバイスの制御を実施することによって、該所定値を該リセット線に提供し、そして、該リセット線を該第２のアクセスノードに接続し、それによって、該所定値を該格納セルに格納させ、また、該第２のステップ中に、該アクセスデバイスを制御することによって、該所定値を該データ線に提供し、そして、該データ線を該第１のアクセスノードに接続するように構成される。

フィードバックループの非対称性、およびアクセスデバイスとリセットデバイスとを独立して制御できるようにする別個の制御信号は、格納セルへの書き込みが、いくつかの実施形態では、２ステップの手順であり得ることを意味する。第１のステップ、またはリセットステップでは、リセットデバイスがオンにされ、相補所定値が格納される場合には、リセット線が所定値に保持され、一方で、この第１のステップ中に、リセットデバイスがオンにされ、格納セルは、相補所定値を格納セルに格納する。しかしながら、それでも第２のステップが行われ、それによって、アクセスデバイスがオンに切り替えられ、データ線が相補所定値に保持される。所定値を書き込むために、リセットステップが行われ、それによって、リセットデバイスがオンにされ、リセット線が相補所定値に保持され、次いで、アクセスデバイスがオンにされ、データ線が所定値を保持する時に、格納セルは、この値を受信して格納する。

いくつかの実施形態では、第１および第２のステップが同時に行われるが、他の実施形態では、該第１のステップは、該第２のステップの前に行われる。
いくつかの実施形態では、所定値は、論理ゼロを含む。
フィードバックループは、異なる論理値を選択的に受信するように、異なる非対称性で定義することができるが、いくつかの実施形態では、データ線上での論理１ではなく論理０の受信に応答して、状態を切り替えることができるようになる。論理１に応答した切り替えに対する抵抗は、読み取り妨害を低減することに役立ち、したがって、これは、回路を配設する好都合な方法である。

いくつかの実施形態では、該複数の格納セルは、６個のトランジスタを備え、該トランジスタのうちの４個は、該フィードバックループを形成するように構成され、該トランジスタのうちの１個は、該アクセスデバイスを形成し、該トランジスタのうちの１個は、該リセットデバイスを形成し、該アクセスデバイスは、該リセットデバイスが該リセット線に提供する抵抗接続よりも高い抵抗接続を該データ線に提供する。
格納セルは、多数の方法で作製することができるが、面積効率の良い形成方法は、６−トランジスタから形成することであり、トランジスタのうちの４個は、フィードバックループを形成し、他の２個は、それぞれ、アクセスデバイスおよびリセットデバイスを形成する。リセットデバイスがリセット線に提供する抵抗接続よりも高い抵抗接続を、アクセスデバイスがデータ線に提供する場合に有利になり得ることが分かっている。これは、アクセスデバイスが、読み取りの他に書き込みのためにも使用されるからであり、したがって、読み取り妨害を抑えることから、より高い抵抗を有することが有利である。リセットデバイスは、値のうちの１つを書き込むためだけにしか使用されず、したがって、低い抵抗が書き込み速度を改善する。

いくつかの実施形態では、該フィードバックループは、高電圧レベルと該第１のアクセスノードとの間に接続される第１のｐｍｏｓトランジスタと、該第１のアクセスノードと低電圧レベルとの間に接続される第１のｎｍｏｓトランジスタと、該高電圧レベルと該第２のアクセスノードとの間に接続される第２のｐｍｏｓトランジスタと、該第２のアクセスノードと該低電圧レベルとの間に接続される第２のｎｍｏｓトランジスタとを備え、該第１のｎｍｏｓトランジスタは、該第２のｎｍｏｓトランジスタよりも幅が広い。
所望の非対称性を提供する１つの特に好都合な格納セルの配列は、フィードバックループが、強ｎにした第１のアクセスノードを備える側と、強ｐにした第２のアクセスノードを備える側とを有することである。これは、例えば、ｎｍｏｓトランジスタの適切な寸法決定によって行うことができる。

いくつかの実施形態では、該メモリは、アクセスに関する放電電流を生成する、値を格納するための少なくとも１個の参照格納セルであって、同じ値を格納する該複数の格納セルのうちの対応する１個への読み取りアクセス中に生成される電流よりも低い、放電電流を生成するように構成される、参照格納セルと、該参照格納セルにアクセスすることによって生成される読み取り電流、および読み取られている格納セルにアクセスすることによって生成される読み取り電流によって生成される電圧の差を検出するための電圧差検出器であって、該格納セルに格納されるデータ値の該差から判定する、電圧差検出器とを備える。

本発明の実施形態に関する１つの潜在的な問題は、フィードバックループの一方の側にアクセスすることによって読み取りが行われ、したがって、格納セルのデータ線への接続を生成する、データ線上の変化を感知することによってデータ値の読み取りが行われることである。よって、従来の６Ｔセルの場合、フィードバックループのどちらかの側をデータ線および相補データ線に接続することによって読み取りが行われ、そして、電圧の差が測定される。したがって、現在の場合、検出を必要とする電圧の変化は、従来のセルで検出される変化の半分である。これは、電圧変化の検出を難しくする。
この問題に対処するために、いくつかの実施形態では、参照格納セルがアレイ内に含められ、参照格納セルが他の格納セルよりも弱くなっており、よって、該セルがアクセスに関する電流放電をトリガする値を格納する時に、放電電流は、この値を格納する時に格納セルのうちの１つによって生成される放電電流よりも小さい。メモリは、電圧差検出器も含み、したがって、アクセスに関する格納セルからの放電電流によってトリガされる電圧の変化を検出し、そして、どのような値が格納されたのかを判定するのではなく、ある値を常時格納する参照セルと、格納セルとの間の放電電流の差によってトリガされる電圧を判定し、この電圧から、どのような値が格納されたのかを判定する。

いくつかの実施形態では、該メモリは、複数の参照セルと、複数の電圧差検出器とを備え、該複数の格納セルは、複数の縦列と、対応する複数のデータ線およびリセット線とを有するアレイ内に配設され、該アレイは、２つの部分を有するように配設され、また、各縦列は、１つが第１の部分にあり、１つが第２の部分にある、２つの参照セルを備え、該データ線のそれぞれは、第１の部分および第２の部分に分割され、該複数の電圧差検出器は、該データ線の該２つの部分に関する電圧の差を検出するように、該複数のデータ線の該第１の部分と該第２の部分との間に配設され、該メモリは、同じ縦列かつ異なる部分で、選択された格納セルにアクセスすることによって生成される電圧変化を、該参照セルにアクセスすることによって生成される電圧変化と比較することによって、選択された格納セルに格納されるデータ値を読み取るように構成される。
参照セルのアクセスによって生成される電圧と、格納セルのアクセスによって生成される電圧との差を検出するように、電圧検出器を配設する１つの方法は、アレイを２つの部分に分割して、２つの部分のそれぞれの中に参照セルを有するようにし、そして、一方の部分の中の格納セルがアクセスされた時のデータ線上の電圧の変化を、他方の部分の参照セルによってデータ線上に生成される電圧の変化と比較することである。このスキームでは、データ線を２つの部分に分割するため、読み取り電流の増大に加えて、データ線の静電容量が低減されることに留意されたい。

いくつかの実施形態では、該参照セルは、該第２のアクセスノードを介してアクセスされ、該電圧差検出器は、読み取り要求に応答して、該参照セルの該第２のアクセスノードへのアクセスによって該リセット線上で生成される電圧と、該格納セルの該アクセスによって該データ線上で生成される電圧との差を検出する。
いくつかの実施形態では、参照セルによって生成される電圧と、アクセス格納セルによって生成される電圧との間の分割データ線上の電圧差を検出するのではなく、参照セルは、代わりに、アクセスノードを介してアクセスすることができ、リセット線上に生成される電圧の変化と、データ線上で生成される電圧の変化との間の電圧差が測定される。これは、アレイの設計を簡略化し、かつ、いずれかの部分からの値を比較するアレイを中央に有することによって生じる、電圧検出器への入力の際の非対称性を除去する。アレイをさらに２つに分割する場合は、電圧検出器には最上位部分および最下位部分の両方が必要である。アレイを分割しない場合は、データ線の静電容量が問題になり得る。

いくつかの実施形態では、該参照セルは、該フィードバックループを該データ線に接続する時に、該格納セルの該アクセスデバイスよりも高い抵抗を有する、アクセスデバイスを備える。
弱い参照セルは、フィードバックループをデータ線に接続する時に、格納セルのアクセスデバイスよりも高い抵抗を有するアクセスデバイスを該参照セルに提供することによって設計することができる。これは、この参照セルの放電によって生成されるいかなる電流も、該参照セルが同じ値を格納する時に格納セルの放電によって生成される電流よりも小さくすることになる。
参照セルが弱くなるようにする代替の方法は、格納セルよりも低い差動電圧を参照セルに給電することである。これは、参照セルに供給される供給電圧を低くすることによって、または接地もしくは電圧レベルを高めることによって行うことができる。
代替として、格納セルのアクセスデバイスを切り替える信号よりも小さくなる程度に、参照セルのアクセスデバイスを切り替える信号を低減することができる。これも、参照セルからの放電電流を低減することになる。かかる一実施形態では、該参照セルのアクセスデバイスを切り替えるように該参照セルに送信される制御信号が、該格納セルのアクセスデバイスを切り替えるように読み込まれるべき該格納セルに送信される制御信号よりも低い電圧を有するように構成される。

いくつかの実施形態では、該複数の格納セルは、複数の縦列と、対応する複数のデータ線およびリセット線と、複数の横列とを有するアレイ内に配設され、該アクセスデバイスの切り替えを制御するための該データアクセス制御信号は、該横列のうちの選択された１つに送信され、該リセットデバイスの切り替えを制御するための該制御信号は、該横列のうちの該選択された１つに送信される。
アクセスデバイスおよびリセットデバイスの切り替えを制御するための制御信号は、独立した制御信号であり、別個の線に送信される。いくつかの実施形態では、該信号は、横列に沿って送信され、シリコンにおけるアレイの構築をより簡単にする。

他の実施形態では、該複数の格納セルは、複数の縦列、対応する複数のデータ線、および複数のリセット線を有する複数の横列を有するアレイ内に配設され、該アクセスデバイスの切り替えを制御するためのデータアクセス制御信号は、該横列のうちの選択された１つに送信され、該リセットデバイスの切り替えを制御するためのリセット制御信号は、該縦列のうちの選択された１つに送信される。
場合によっては、アクセスデバイスの切り替えを制御するための制御信号を、従来のワード読み取り手法で、横列に沿って送信し、一方で、リセットデバイスの切り替えを制御するためのリセット制御信号を、縦列に沿って送信するようにアレイを配設することが有利になり得る。これは、リセットデバイスおよびアクセスデバイスがどちらもオンに切り替えられ、横列のセル全体ではなく、１個の格納セルだけが、この書き込みアクセスに応答してオンに切り替えられるこれらのアクセスデバイスの両方を有する場合の書き込みに利点を有する。これは、異なるセルへの書き込みによってセルが妨害されるリスクを低減する。

いくつかの実施形態では、該メモリは、１つのステップ手順で、データ値を該複数の格納セルのうちの選択された１つに書き込むように構成され、よって、該メモリは、該所定値を該選択された格納セルに書き込む要求に応答して、該選択された格納セルの該リセットデバイスを制御することによって、該相補所定値を該リセット線に提供し、そして、該リセット線を該選択された格納セルの該第２のアクセスノードに接続し、また、該選択された格納セルの該アクセスデバイスの制御を実施することによって、該所定値を該データ線に提供し、そして、該データ線を該選択された格納セルの該第１のアクセスノードに接続し、それによって、該所定値を該選択された格納セルに格納させるように構成され、また、該メモリは、該相補所定値を書き込む要求に応答して、該リセットデバイスの制御を実施することによって、該所定値を該リセット線に提供し、そして、該リセット線を該第２のアクセスノードに接続し、それによって、該所定値を該格納セルに格納させるように構成される。
横列に沿ったアクセスデバイスのための制御信号および縦列に沿ったリセットデバイスへの制御信号を配設することによる、この個々の格納セルの選択は、リセット線およびデータ線が同時に格納セルに接続される、１段階の手順を行うことができることを意味する。

本発明の第２の態様は、静的ランダムアクセスメモリにデータを格納する、および該データにアクセスする方法であって、該メモリは、非対称フィードバックループを備える複数の格納セルを備え、該フィードバックループは、該フィードバックループがデータ値を格納する時に、該データ値を保持するための第１のアクセスノードと、該フィードバックループが該データ値を格納する時に、該データ値の相補バージョンを保持するための第２のアクセスノードと、該第１のアクセスノードとデータ線との間にデータ接続を提供するためのアクセスデバイスと、該第２のアクセスノードとリセット線との間にデータ接続を提供するためのリセットデバイスとを備え、所定値を該格納セルに書き込む書き込み要求、または該格納セルから格納値を読み取る読み取り要求に応答して、該第１のアクセスノードと該データ線との間に該データ接続を提供するように、および該格納セルから格納値を読み取る読み取り要求に応答して、該アクセスデバイスを制御するデータアクセス制御信号を生成するステップと、該相補所定値を該格納セルに書き込む書き込み要求に応答して、該リセット線と該第２のアクセスノードとの間に該接続を提供するように、該リセットデバイスを制御するリセット制御信号を生成するステップとを含む、方法を提供する。

本発明の第３の態様は、静的ランダムアクセス格納メモリであって、データを該メモリに／から転送するための少なくとも１つのデータ転送手段と、少なくとも１つのリセット信号転送手段と、複数の格納手段であって、該少なくとも１つのデータ転送手段および該少なくとも１つのリセット信号転送手段への接続のためにそれぞれが配設され、各格納手段が、非対称フィードバックループであって、該フィードバックループがデータ値を格納する時に、該データ値を保持するための第１のアクセスノード手段と、該フィードバックループが該データ値を格納する時に、該データ値の相補バージョンを保持するための第２のアクセスノード手段とを備える、非対称フィードバックループと、該データ転送手段と該第１のアクセスノード手段との間に選択的に接続を提供するためのアクセス手段と、該リセット信号転送手段と該第２のアクセスノード手段との間に選択的に接続を提供するためのリセット手段とを備える、複数の格納手段と、を備え、該メモリは、該接続を提供するように、該アクセス手段および該リセット手段を独立して制御するためのデータアクセス要求に応答して、制御信号を生成するためのデータアクセス制御手段をさらに備え、該データ制御手段は、所定値を該格納手段に書き込む書き込み要求に応答して、また、該格納手段から格納値を読み取る読み取り要求に応答して、該アクセス手段をトリガして、該第１のアクセスノード手段と該データ転送手段との間に該接続を提供するように、データアクセス制御信号を生成し、また、該相補所定値を該格納手段に書き込む書き込み要求に応答して、該リセット手段をトリガして、該リセット信号転送手段と該第２のアクセスノード手段との間に該接続を提供するように、リセット制御信号を生成するように構成される、静的ランダムアクセス格納メモリを提供する。

本発明の上述の、および他の目的、特徴、および利点は、添付図面とともに読み取られる例示的実施形態の以下の詳細な説明から明らかとなろう。

従来の技術による従来の６Ｔ−ＳＲＡＭビットセルを示す図である。 従来技術による５Ｔビットセルを示す図である。 本発明の一実施形態によるＳＲＡＭメモリを示す図である。 本発明の一実施形態による格納セルを示す図である。 本発明の一実施形態の格納セルに１を書き込むための、および０を書き込むためのタイミング図である。 本発明の一実施形態による、増大した読み取り感度を伴うＳＲＡＭメモリを示す図である。 図６のメモリおよびタイミング図の一部を示す図である。 読み取りのための図６および図７の回路のタイミング図である。 ＳＲＡＭの代替の一実施形態を示す図である。 図９のＳＲＡＭメモリの格納セルを示す図である。 提案されたビットセルの代替の実装例をレイアウト形式で示し、また、図９および図１０の設計が引き起こし得る増大された面積を示す図である。 読み取りアクセスを感知するための代替の感知機構を示す図である。 図１２の代替の機構を示す図である。 本発明の一実施形態による方法のステップを示す流れ図である。

図３は、本発明の一実施形態によるＳＲＡＭメモリ５を示す。メモリ５は、格納セル１２のアレイ１０を備え、それぞれがデータ値を格納する。
これらの格納セル１２は、格納部フィードバックループ１４と、データアクセススイッチ１６と、リセットスイッチ１８とを備える。データアクセススイッチ１６は、ビット線ＢＬからフィードバックループへのアクセスを提供し、一方で、リセットスイッチ１８は、リセット線ＢＬＲからフィードバックループへのアクセスを提供する。これらの２つのスイッチは、ワード線ＷＬおよびリセット線ＷＬＲに沿って送信される制御信号によって制御される。これらの信号は、プロセッサから受信されるデータアクセス要求に応答して、制御回路３０によって生成される。要求が読み取り要求である場合、データは、データ線ＢＬ上の変化を検出することによって出力される。

図４は、格納セル１２をより詳細に示す。本実施形態では、格納セルは、６−トランジスタ６Ｔセルであり、データアクセススイッチ１６は、ワード線ＷＬ上の信号によって制御されるトランジスタであり、一方で、リセットスイッチ１８は、リセット線ＷＬＲに沿って受信される信号によって制御されるトランジスタである。フィードバックループ１４は、非対称４−トランジスタフィードバックループである。フィードバックループの非対称性は、このフィードバックループから読み取る時に、ループが、データの破損に対して抵抗を示すように設計されている。フィードバックループは、アクセスデバイス１６を介したビット線からの受信が、状態の切り替えを容易にトリガしないように設計されているので、このように非対称であるフィードバックループの形成は、１を書き込み難くするという不利な点を有する。

これは、リセット線ＢＬＲおよびリセットトランジスタ１８を提供することによって、本実施形態で対処されている。格納セルに１を格納する要求を受信した場合は、１をビット線に伝送して、それをアクセストランジスタ１６を介して送信するのではなく、リセット線を０に設定して、この０をリセットデバイス１８を介してフィードバックループ１４に送信する。フィードバックループのこの側で受信される０は、ループをトリガして、必要に応じて状態を切り替え、次いで１を格納するのに十分である。
したがって、セルは、アクセストランジスタ１６を介して読み取られるが、このアクセストランジスタを介して１を受信した場合に、状態の切り替えに対して抵抗を示すように設計されている。リセットトランジスタ１８は、フィードバックループ１４の中に１を格納することが所望される時に、他方の側から０を書き込むことができるように提供されている。

本実施形態における非対称のサイズ決定は、従来の対称フィードバックループと比較して、Ｎ１トランジスタの幅を増大することにより、インバータＰ１−Ｎ１を強Ｎにすることによって行われる。インバータＰ２−Ｎ２は、トランジスタＮ２の幅を低減することによって強Ｐにされる。アクセストランジスタ１６およびリセットトランジスタ１８は、書き込みノイズマージンを改善するようにサイズが増加される。Ｎ２トランジスタの幅の低減は、Ｎ１およびアクセストランジスタ１６の幅の増大を補い、かつ、面積を従来の６Ｔセルと同等に保つのに役立つことに留意されたい。

図５は、図４に示される格納セルに１を書き込むための、および０を書き込むためのタイミング図を示す。本実施形態では、書き込みは、２段階の手法で行われる。最初のリセット段階では、リセット線ＷＬＲが高くパルスされ、リセットトランジスタ１８をオンにする。１が書き込まれる時には、同時に、リセット線ＢＬＲを低くパルスし、フィードバックループは、１を格納する。０が書き込まれる時には、リセット線は高いままであり、フィードバックループは、影響を及ぼされない。第２の段階では、０を書き込む必要があるセルに対して、ワード線ＷＬが高くなり、ビット線ＢＬが低く駆動される。したがって、０を書き込む動作が生じる。１の書き込み中に、ワード線が高くなり、格納セルは、格納された１を維持する。

本発明の実施形態の１つの不利な点は、格納セルが一方の側から読み取られ、したがって、ビット線と相補ビット線との間の電圧または電流の流れの変化ではなく、ビット線上の電圧または電流の流れの変化を検出する必要があることである。したがって、検出される変化は、一般に検出するものの半分である。図６は、本発明の一実施形態による、読み取りレベルの電圧変化の低減というこの問題に対処した、ＳＲＡＭメモリ５を示す。本実施形態では、アレイは、２つの部分に分割され、感知機構は、この場合、２つの部分の間に配設される差動感知増幅器３０である。ビット線は２つに分割され、２つの部分のそれぞれが、参照格納セルを備える。参照格納セルは、他の格納セルよりも弱くなるように設計される。読み取り信号に応答して、指示された格納セルがアクセスされ、また、アレイの反対側の半分の中の参照セルもアクセスされ、参照セルは、常時０を格納し、したがって、そこに接続された時には、ビット線を常時放電する。次いで、ビット線の放電値と、格納セルに接続されたビット線の放電値との差が比較され、感知増幅器は、どのような値が格納されたのかを判定する。リセット線は、単一のリセット線とすることができるが、その静電容量は、非常に大きく、したがって、アレイがこのように組織化されている場合は、概して２つの部分に分割され、この２つの部分は、それら自体の駆動回路を有することに留意されたい。

図７は、図６に示される回路の一部、および参照セルと比較して、０を格納した時の格納セルおよび１を格納した時の格納セルへのアクセスによって生成される、ビット線上の電圧レベルの差を、より詳細に示す。図７では、読み取られているセルは、アレイの上半分にあり、アクセス横列のワード線は、感知増幅器３０の反対側の参照横列のワード線とともに活性化される。読み取られているセルが０を格納する場合、セルは、図中に０と記された曲線によって示されるように、参照セルよりも速く、対応するビット線を放電する。一方で、読み取られているセルが高い値を格納する場合、図中に１と記された曲線によって示されるように、ビット線は、放電しない。他方の側の参照セルは、上述と同様に放電する。したがって、適切な差動が発生され、この差動は、感知増幅器３０によって迅速に分解されて、差動電圧を形成し、感知増幅器は、アクセス格納セルに格納されたのが０なのか１なのかを判定する。より弱い参照セルは、低い読み取り電流を生成するように設計され、したがって、よりゆっくりと電圧を引き下げる。これは、このセルに対してより低いワード線電圧を使用することによって、または、格納ループへのアクセストランジスタが通常の格納セルによる場合よりも高い抵抗を有するようにセルを設計することによって行われ得る。

読み取り電流の増大に加えて、本設計は、ビット線がより少ない数のセルに接続するので、ビット線の静電容量を低減することに留意されたい。これは、ビット線と相補ビット線との間の電圧差を測定している場合と同じ量の検出可能な電圧差を生成するために、ビット線を２回も放電する必要があるという事実を補うのに役立つ。
ビットセルは、５Ｔビットセルとして示されているが、これは図４に示されるビットセルと同じであり、リセットトランジスタが書き込みを支援する役割だけを果たす５Ｔビットセルとして、いくつかの事例で説明されている。

図８は、読み込み動作のためのタイミング図を示す。アクセスセルＷＬ_ａｃｃのワード線、およびＷＬ_ｒｅｆに結合される参照セルのワード線は、高くなる。ＷＬ_ｒｅｆは、読み取り電流を参照セルまで低減するように、Ｖ_ｄｄよりも低いＶ_{ｄｄｒｅｆ}まで高くなる。感知を機能させるために、全ての参照横列に０が書き込まれるべきであることに留意されたい。次いで、先に説明されたように電圧差動が発生し、感知増幅器のオフセットおよびストロボ遅延変動ＳＡ／ＥＮＢＬを克服するのに十分な差動が発生されると、差動感知増幅器が始動され、セルに格納される値に分解される。

図９は、本発明の代替の一実施形態を示し、先に説明したように、横列に沿ってリセット制御線ＷＬＲを、および縦列に沿ってリセット線ＢＬＲを共有する代わりに、これらは、それぞれ、縦列および横列に沿って共有される。したがって、図９から分かるように、各セルは、一方の側にビット線ＢＬを有し、他方の側にリセット制御信号のための制御線ＷＬＲを有し、ワード線は、セルの横列に沿って延び、一方で、リセット線ＢＬＲも、セルの横列に沿って延びる。

図１０は、格納セル内でこれらがどのように接続されるのかを示し、したがって、ワード線は、アクセスデバイス１６を制御し、一方で、現在縦列に沿って延びているリセット制御線は、リセットスイッチ１８を制御する。アクセスデバイス１６は、このフィードバックループまで縦列に沿って延びるビット線のアクセスを制御し、一方で、リセット制御信号ＷＬＲは、現在横列に沿って延びるリセット線ＢＬＲへの接続を提供するように、リセットデバイス１８を制御する。
このようにアレイを配設することで、もはやリセット制御線ＷＬＲを横列上の隣接するセルと共有できなくなり、かつ、リセット線ＢＬＲを縦列上の隣接するセルと共有できなくなるので、従来の配設と比較して、セル面積が増大する。しかしながら、この１つの利点は、セルの横列のワード線および縦列のリセット線による選択が、単一のセルだけしか、単一のアクセスでオンに切り替えられるトランジスタ１６および１８の両方を有することができないことを意味することである。これは、書き込まれている正確な横列および縦列のセルだけが活性化されるようにすることによって、かかるアレイの半選択問題を排除する。これは、格納アレイが成功裏に機能できる最小電圧を、潜在的に低くできるようにする。さらに、他の実施形態にあるような複合サイクルではなく、単一のサイクルでセルに１を書き込むことができるようにする。したがって、１を書き込むために、リセット線が０に設定され、ビット線が１に設定され、同時に、リセット制御信号線ＷＬＲが始動される。

図１１は、このようにビット線、リセット線、および制御線を配設することによって、セルの幅および高さがどのようにδＨおよびδＷだけ増大するのかを示す。これは、約１６％の面積オーバーヘッドをもたらす。

図１２は、読み取り電流を改善して、感知増幅器が電圧差を検出するのをより容易にする、参照セルの代替の配列を示す。本実施形態では、アレイを異なる部分に分割して、アレイのいずれかにおけるビット線上の差を検出する代わりに、参照セルがリセット線を介してアクセスされ、感知増幅器がビット線とリセット線との間の電圧レベルの変化を検出する。これは、アレイの設計を簡略化し、かつ、アレイ中央の入出力バッファおよび論理によって導入される、感知増幅器への入力における非対称性を排除する。しかしながら、アレイが２つに分割された場合は、２つの感知増幅器が必要になり、また、アレイが２つに分割されない場合は、ビット線の静電容量が非常に大きくなり、感知の遅延を増大させるという不利な点を有する。この遅延に対処するために、付加的な読み取り電流を提供するように、システムを再設計する必要がある。

図１２は、アレイの中に１つの参照セルと１つの感知増幅器回路が存在する、一実施形態を示し、一方で、図１３は、２つの参照セルと２つの感知増幅器とを伴う、２つに分割されたメモリを示す。
上述のように、参照セルは、ワード線の電圧を駆動することによって弱くさせるか、または別個の弱いセルとして設計することができる。再設計することで、低電圧による変動の影響が低減する。加えて、セルは、パスゲートまたはアクセスデバイスの長さを増大することによって弱くすることができ、これは、変動の影響をさらに緩和する。不利な点は、異なる設計点全体で十分に弱い新しいセルを設計する必要があるので、設計の複雑さを増大させる。

図１４は、本発明の一実施形態による、格納セルにアクセスする方法を例示する流れ図を示す。データアクセス要求を受信して、書き込み要求であるかどうかが判定される。それが書き込み要求である場合、次いで、所定値を書き込む要求であるかどうかが判定される。書き込み要求ではない場合、それは読み取り要求である。読み取り要求、または所定値を書き込む書き込み要求に応答して、アクセスデバイスを開いて、格納セルの第１のノードとデータ線との間にアクセスを提供するように、データアクセス制御信号が生成される。次いで、読み取りの場合は、格納値をデータ線に出力することができ、または書き込みの場合は、データ線によって保持される所定値をセルに格納することができる。
書き込みが、相補所定値を書き込むものである場合は、リセット制御信号が生成され、リセットデバイスが開かれて、リセット線と格納セルとの間に接続が提供され、リセット線は、所定値を保持し、よって、形成されている接続に応答して、相補所定値が格納される。

本発明の例示的実施形態を図面を参照しながら本明細書に詳細に説明したが、本発明は、それらの厳密な実施形態に限定されるものではなく、また、種々の変更および修正は、添付の特許請求の範囲に記載の本発明の範囲および趣旨から逸脱することなく、当業者によって行うことができるものと理解されたい。例えば、本発明の範囲を逸脱しない範囲で、以下の従属請求項の特徴の、独立請求項の特徴との種々の組み合わせを行うことができる。

５ ＳＲＡＭメモリ
１０ アレイ
１２ 格納セル
１４ 格納部フィードバックループ
１６ データアクセススイッチ
１８ リセットスイッチ
３０ 制御回路（差動感知増幅器）

Claims (20)

1. 静的ランダムアクセスメモリであって、
   前記メモリおよび少なくとも１つのリセット線に／からデータを転送するための少なくとも１つのデータ線と、
   複数の格納セルであって、前記少なくとも１つのデータ線および前記少なくとも１つのリセット線への接続のためにそれぞれが配設され、各格納セルが、
   非対称フィードバックループであって、前記フィードバックループがデータ値を格納する時に、前記データ値を保持するための第１のアクセスノードと、前記フィードバックループが前記データ値を格納する時に、前記データ値の相補バージョンを保持するための第２のアクセスノードとを備える、非対称フィードバックループと、
   前記少なくとも１つのデータ線と前記第１のアクセスノードとの間に選択的に接続を提供するためのアクセスデバイスと、
   前記少なくとも１つのリセット線と前記第２のアクセスノードとの間に選択的に接続を提供するためのリセットデバイスとを備える、複数の格納セルと、
   を備え、前記メモリは、データアクセス要求に応答して、前記接続を提供するように、前記アクセスデバイスおよび前記リセットデバイスを独立して制御するための制御信号を生成するためのデータアクセス制御回路をさらに備え、
   前記データ制御回路は、
   所定値を前記格納セルに書き込む書き込み要求に応答して、および前記格納セルから格納値を読み取る読み取り要求に応答して、前記第１のアクセスノードと前記少なくとも１つのデータ線との間に前記接続を提供するように、前記アクセスデバイスをトリガする、データアクセス制御信号を生成するように、および、
   前記相補所定値を前記格納セルに書き込む書き込み要求に応答して、前記少なくとも１つのリセット線と前記第２のアクセスノードとの間に前記接続を提供するように、前記リセットデバイスをトリガする、リセット制御信号を生成するように構成される、
   静的ランダムアクセスメモリ。
2. 前記非対称フィードバックループは、前記第１のアクセスノード上の前記相補所定値の受信かつ前記第２のアクセスノード上の無信号に応答するよりも容易に、前記第１のアクセスノード上の前記所定値の受信かつ前記第２のアクセスノード上の無信号に応答して、状態を切り替えるように構成される、請求項１に記載のメモリ。
3. 前記非対称フィードバックループは、前記第１のアクセスノード上の前記所定値の受信かつ前記第２のアクセスノード上の無信号が、前記格納セルの状態を切り替えるのに十分であるように、および、前記第１のアクセスノード上の前記相補所定値の受信かつ前記第２のアクセスノード上の無信号が、状態の切り替えをトリガしないように構成される、請求項２に記載のメモリ。
4. 前記メモリは、２つのステップ手順で、データ値を前記複数の格納セルのうちの選択された１つに書き込むように構成され、よって、
   前記メモリは、前記所定値を前記選択された格納セルに書き込む要求に応答して、
   第１のステップ中に、前記選択された格納セルの前記リセットデバイスの制御を実施することによって、前記相補所定値を前記リセット線に提供し、そして、前記リセット線を前記選択された格納セルの前記第２のアクセスノードに接続し、また、
   第２のステップ中に、前記選択された格納セルの前記アクセスデバイスの制御を実施することによって、前記所定値を前記データ線に提供し、そして、前記データ線を前記選択された格納セルの前記第１のアクセスノードに接続し、それによって、前記所定値を前記選択された格納セルに格納させるように構成され、また、
   前記メモリは、前記相補所定値を書き込む要求に応答して、
   前記第１のステップ中に、前記リセットデバイスの制御を実施することによって、前記所定値を前記リセット線に提供し、そして、前記リセット線を前記第２のアクセスノードに接続し、それによって、前記所定値を前記格納セルに格納させ、また、
   前記第２のステップ中に、前記アクセスデバイスを制御することによって、前記所定値を前記データ線に提供し、そして、前記データ線を前記第１のアクセスノードに接続するように構成される、
   請求項１に記載のメモリ。
5. 前記第１のステップは、前記第２のステップの前に行われる、請求項４に記載のメモリ。
6. 前記所定値は、論理ゼロを含む、請求項１に記載のメモリ。
7. 前記複数の格納セルは、６個のトランジスタを備え、前記トランジスタのうちの４個は、前記フィードバックループを形成するように構成され、前記トランジスタのうちの１個は、前記アクセスデバイスを形成し、前記トランジスタのうちの１個は、前記リセットデバイスを形成し、前記アクセスデバイスは、前記リセットデバイスが前記リセット線に提供する抵抗接続よりも高い抵抗接続を前記データ線に提供する、請求項１に記載のメモリ。
8. 前記フィードバックループは、高電圧レベルと前記第１のアクセスノードとの間に接続される第１のｐｍｏｓトランジスタと、前記第１のアクセスノードと低電圧レベルとの間に接続される第１のｎｍｏｓトランジスタと、前記高電圧レベルと前記第２のアクセスノードとの間に接続される第２のｐｍｏｓトランジスタと、前記第２のアクセスノードと前記低電圧レベルとの間に接続される第２のｎｍｏｓトランジスタとを備え、前記第１のｎｍｏｓトランジスタは、前記第２のｎｍｏｓトランジスタよりも幅が広い、請求項３に記載のメモリ。
9. 前記メモリは、
   アクセスに関する放電電流を生成する、値を格納するための少なくとも１個の参照格納セルであって、同じ値を格納する前記複数の格納セルのうちの対応する１個への読み取りアクセス中に生成される電流よりも低い、放電電流を生成するように構成される、参照格納セルと、
   前記参照格納セルにアクセスすることによって生成される読み取り電流、および読み取られている格納セルにアクセスすることによって生成される読み取り電流によって生成される電圧の差を検出するための電圧差検出器であって、前記格納セルに格納されるデータ値の前記差から判定する、電圧差検出器とを備える、
   請求項１に記載のメモリ。
10. 前記メモリは、複数の参照セルと、複数の電圧差検出器とを備え、
    前記複数の格納セルは、複数の縦列と、対応する複数のデータ線およびリセット線とを有するアレイ内に配設され、前記アレイは、２つの部分を有するように配設され、また、各縦列は、１つが第１の部分にあり、１つが第２の部分にある、２つの参照セルを備え、前記データ線のそれぞれは、第１の部分および第２の部分に分割され、前記複数の電圧差検出器は、前記データ線の前記２つの部分に関する電圧の差を検出するように、前記複数のデータ線の前記第１の部分と前記第２の部分との間に配設され、前記メモリは、同じ縦列かつ異なる部分で、選択された格納セルにアクセスすることによって生成される電圧変化を、前記参照セルにアクセスすることによって生成される電圧変化と比較することによって、選択された格納セルに格納されるデータ値を読み取るように構成される、請求項９に記載のメモリ。
11. 前記参照セルは、前記第２のアクセスノードを介してアクセスされ、前記電圧差検出器は、読み取り要求に応答して、前記参照セルの前記第２のアクセスノードへの前記アクセスによって前記リセット線上で生成される電圧と、前記格納セルの前記アクセスによって前記データ線上で生成される電圧との差を検出する、請求項９に記載のメモリ。
12. 前記参照セルは、前記フィードバックループを前記データ線に接続する時に、前記格納セルの前記アクセスデバイスよりも高い抵抗を有する、アクセスデバイスを備える、請求項９に記載のメモリ。
13. 前記メモリは、前記参照セルのアクセスデバイスを切り替えるように前記参照セルに送信される制御信号が、前記格納セルのアクセスデバイスを切り替えるように前記格納セルに送信される制御信号よりも低い電圧を有するように構成される、請求項９に記載のメモリ。
14. 前記メモリは、前記参照セルが、前記格納セルよりも低い差動電圧によって給電されるように構成される、請求項９に記載のメモリ。
15. 前記複数の格納セルは、複数の縦列と、対応する複数のデータ線およびリセット線と、複数の横列とを有するアレイ内に配設され、前記アクセスデバイスの切り替えを制御するための前記データアクセス制御信号は、前記横列のうちの選択された１つに送信され、前記リセットデバイスの切り替えを制御するための前記リセット制御信号は、前記横列のうちの前記選択された１つに送信される、請求項１に記載のメモリ。
16. 前記複数の格納セルは、複数の縦列、対応する複数のデータ線、および対応する複数のリセット線を有する複数の横列を有するアレイ内に配設され、前記アクセスデバイスの切り替えを制御するためのデータアクセス制御信号は、前記横列のうちの選択された１つに送信され、前記リセットデバイスの切り替えを制御するためのリセット制御信号は、前記横列のうちの選択された１つに送信される、請求項１に記載のメモリ。
17. 前記メモリは、１つのステップ手順で、データ値を前記複数の格納セルのうちの選択された１つに書き込むように構成され、よって、前記メモリは、前記所定値を前記選択された格納セルに書き込む要求に応答して、
    前記選択された格納セルの前記リセットデバイスを制御することによって、前記相補所定値を前記リセット線に提供し、そして、前記リセット線を前記選択された格納セルの前記第２のアクセスノードに接続し、また、前記選択された格納セルの前記アクセスデバイスの制御を実施することによって、前記所定値を前記データ線に提供し、そして、前記データ線を前記選択された格納セルの前記第１のアクセスノードに接続し、それによって、前記所定値を前記選択された格納セルに格納させるように構成され、また、
    前記メモリは、前記相補所定値を書き込む要求に応答して、
    前記リセットデバイスの制御を実施することによって、前記所定値を前記リセット線に提供し、そして、前記リセット線を前記第２のアクセスノードに接続し、それによって、前記所定値を前記格納セルに格納させるように構成される、請求項１６に記載のメモリ。
18. 静的ランダムアクセスメモリにデータを格納する、および該データにアクセスする方法であって、前記メモリは、非対称フィードバックループを備える複数の格納セルを備え、前記フィードバックループは、前記フィードバックループがデータ値を格納する時に、前記データ値を保持するための第１のアクセスノードと、前記フィードバックループが前記データ値を格納する時に、前記データ値の相補バージョンを保持するための第２のアクセスノードと、前記第１のアクセスノードとデータ線との間にデータ接続を提供するためのアクセスデバイスと、前記第２のアクセスノードとリセット線との間にデータ接続を提供するためのリセットデバイスとを備え、
    所定値を前記格納セルに書き込む書き込み要求、または前記格納セルから格納値を読み取る読み取り要求に応答して、
    前記第１のアクセスノードと前記データ線との間に前記データ接続を提供するように、および前記格納セルから格納値を読み取る読み取り要求に応答して、前記アクセスデバイスを制御するデータアクセス制御信号を生成するステップと、
    前記相補所定値を前記格納セルに書き込む書き込み要求に応答して、
    前記リセット線と前記第２のアクセスノードとの間に前記接続を提供するように、前記リセットデバイスを制御するリセット制御信号を生成するステップと、
    を含む、方法。
19. 前記方法は、前記所定値を前記選択された格納セルに書き込む要求に応答して、
    前記相補所定値を前記リセット線に提供するステップと、
    前記リセットデバイスを介して、前記リセット線を前記選択された格納セルの前記第２のアクセスノードに接続するステップと、
    前記アクセスデバイスを介して、前記データ線を前記第１のアクセスノードに接続する前に、前記所定値を前記データ線に提供するステップと、
    前記相補所定値を書き込む要求に応答して、
    前記リセット線を前記第２のアクセスノードに接続する前に、前記所定値を前記リセット線を提供するステップと、
    前記所定値を前記データ線に提供するステップと、
    前記アクセスデバイスを介して、前記データ線を前記第１のアクセスノードに接続するステップと、
    をさらに含む、請求項１８に記載の方法。
20. 静的ランダムアクセス格納メモリであって、
    データを前記メモリに／から転送するための少なくとも１つのデータ転送手段と、少なくとも１つのリセット信号転送手段と、
    複数の格納手段であって、前記少なくとも１つのデータ転送手段および前記少なくとも１つのリセット信号転送手段への接続のためにそれぞれが配設され、各格納手段が、
    非対称フィードバックループであって、前記フィードバックループがデータ値を格納する時に、前記データ値を保持するための第１のアクセスノード手段と、前記フィードバックループが前記データ値を格納する時に、前記データ値の相補バージョンを保持するための第２のアクセスノード手段とを備える、非対称フィードバックループと、
    前記データ転送手段と前記第１のアクセスノード手段との間に選択的に接続を提供するためのアクセス手段と、
    前記リセット信号転送手段と前記第２のアクセスノード手段との間に選択的に接続を提供するためのリセット手段とを備える、複数の格納手段と、
    を備え、前記メモリは、前記接続を提供するように、前記アクセス手段および前記リセット手段を独立して制御するためのデータアクセス要求に応答して、制御信号を生成するためのデータアクセス制御手段をさらに備え、
    前記データ制御手段は、
    所定値を前記格納手段に書き込む書き込み要求に応答して、また、前記格納手段から格納値を読み取る読み取り要求に応答して、前記アクセス手段をトリガして、前記第１のアクセスノード手段と前記データ転送手段との間に前記接続を提供するように、データアクセス制御信号を生成し、また、
    前記相補所定値を前記格納手段に書き込む書き込み要求に応答して、前記リセット手段をトリガして、前記リセット信号転送手段と前記第２のアクセスノード手段との間に前記接続を提供するように、リセット制御信号を生成するように構成される、
    静的ランダムアクセス格納メモリ。

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