JPH01296500A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特にフローティン
グゲートを有する不揮発性のメモリセルトランジスタか
マトリクス状に配置された半導体記憶装置に関する。

［従来の技術］ 第３図は、従来のＥＰＲＯＭのメモリセルの等価回路を
示す図である。図示のごとく、このＥＰＲＯＭには、フ
ローティングゲートを有するメモリセルトランジスタＭ
３．〜Ｍ、１７が行方向および列方向に沿りて７トリク
ス状に配置されている。

各行のメモリセル）・ランジスタのコントロールゲ−ト
には、ワードラインＷ１〜Ｗｏが接続されている。また
、各列のメモリセルトランジスタのド１ツインにはビッ
トラインＢ、〜Ｂ７が接続されている。各ビットライン
Ｂ、〜Ｂ７は、それぞれ、コラムケーＩ・トランジスタ
Ｑ１〜Ｑ７を介してセンスアンプまたは書込回路（図示
せず）に接続されている。コラムゲートトランジスタＱ
、〜Ｑ７の各ゲートには、それぞれ、コラムケートセレ
クトメモリセルトランジスタＭｌｌ〜Ｍｏ７のソースは
、ソースラインＳ１およびＢ２に共通接続され、これら
ソースラインＳ１およびＢ２を介して接地されている。

次に、第３図に示す従来例の動作について説明する。入
力されたアドレス信号に応じて、アドレスデコーダ（図
示せず）は、１本のワードラインと１本のビットライン
を選択する。たとえば、メモリセルトランジスタＭ２２
を選択したい場合には、ワードラインＷ２を選択（”Ｈ
”レベルに）し、他のワードラインを非選択（“Ｌ”レ
ベルに）する。また、ビットラインＢ２を選択するため
に、コラムゲートセレクト信号Ｂ　Ｓ　２を“Ｈ”レベ
ルにし、他のコラムゲートセレクト ベルにする。これにより、選択したメモリセルトランジ
スタＭ２２のコントロールゲーＩ・をＨ”レベルにし、
ドレインをセンスアンプまたは書込回路（図示せず）ヘ
コラムイートトランジスタＱ２を介して接続して続出ま
たは書込を行なう。

ここで、各メモリセルトランジスタは、第２図のような
特性を示し、書込，紫外線消去によりしきい値か変化す
ることを利用して情報の“０”または１”を記憶してい
る。

読出は、コントロールイー］・に読出電圧■，を印加し
てドレイン電流が流れるか、流れないかをセンスアンプ
で判定して１”、　２０″に対応させ出力している。

ビットラインＢ，〜Ｂ，およびソースラインＳ１、Ｂ２
は、アルミ配線で通常接続されているが、このアルミ配
線のパターニングの際、何らかの原因でビットラインＢ
，とＢ２がショートした場合を考えてみる。

まず、全メモリセルトランジスタが消去状態“１”とす
ると、メモリセルトランジスタＭ１１を選択した場合、
ワードラインＷ，とコラムセレクト信号ＢＳ，が選択さ
れる。メモリセルトランジスタＭ，，のコントロールゲ
ートには、“Ｈ”レベルが印加され、ドレインに電流が
流れ、センスアンプは“１”を出力する。このとき、メ
モリセルトランジスタＭ，２のコンｉ・ロールゲートに
も“Ｈ”レベルが印加されており、さらにビットライン
Ｂ２かＢ１にっなかっているので、メモリセルトランジ
スタＭ，２のドレインにも電流か流れる。しかし、これ
は、センスアンプでメモリセルトランジスタＭ１１の情
報“１″を読出すことに影響を与えない。つまり、ビ・
／トラインＢ，とＢ２がンヨートしているかとうかは、
全メモリセルトランジスタが消去状態のときはわからな
いのである。

ここで、メモリセルトランジスタＭ１１が書込状態“０
”で、他のメモリセルトランジスタが消去状前であると
する。前述と同様に、メモリセルトランジスタＭ１，の
読出を行なうと、本来はメモリセルトランジスタＭ，１
のドレイン電流は流れないはずだか、ショートしたビッ
トラインを通して、消去状態のメモリセルトランジスタ
Ｍ１２のドレイン電流が流れるため、センスアンプは“
１”を出力することになる。

つまり、ピッ］・ラインのショートを発見するためには
、書込を行なってみる必要があるわけである。

［発明が解決しようとする課題］ 従来の半導体記憶装置は、以上のように構成されている
ので、全メモリセルトランジスタが消去状態“］“にお
いては、ビットラインがショートしていても読出動作だ
けでは発見することができず、書込を行なう必要が生じ
ることになり、その結果、テストの効率低下や、不良解
析の困難さを招くなどの問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、書込を行なうことなく、簡単な読出テスト
のみてビットラインのショートを検出できるような半導
体記憶装置を提供することを目的とする。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、フローティング炉−
１・を有する不揮発性のメモリセルトランジスタか行方
向および列方向に沿ってマトリクス状に配置され、各メ
モリセルトランジスタはコントロールゲートとドレイン
とソースとを有するメモリセルアレイと、各行のメモリ
セルトランジスタのコントロールケートに接続された複
数本のワードラインと、各列のメモリセルトランジスタ
のドレインに接続された複数本のビットラインと、各メ
モリセルトランジスタのソースに共通接続されたソース
ラインと、ワードラインおよびビットラインをアドレス
入力信号に応じて選択するアドレスデコーダとを備えて
おり、さらにメモリセルアレイに隣接して設けられた少
なくとも１本のテスト用ワードラインと、少なくともビ
ットラインの１本おぎにビットラインとソースラインと
の間に介挿されそれぞれのゲートにテスト用ワードライ
ンか接続された複数のテスト用トランジスタとを備え、
ナス１−信号によりテスト用ワードラインか選択されて
相隣り合うビット線間の短絡がテストされ得るように構
成されている。

［作用］ この発明においては、テスト用ワードラインか選択され
たときにビットラインが１本おきにソースラインと接続
されるので、書込を行なうことなく、ビットライン間の
短絡か検出てきる。

［実施例］ 第１図はこの発明の一実施例のＥＰＲＯＭのメモリセル
アレイの等価回路を示す図である。なお、第１図の実施
例は、以下の点を除いて第３図に示す従来例と同様の構
成であり、相当する部分には同一の参照番号を（＝ｔ　
Ｌその説明を省略する。この実施例においては、第３図
に示す従来例の構成に加えて、テスト用ワードラインＴ
Ｗと、たとえばエンハンスメントタイプのテスト用トラ
ンジスタＴＱ１〜Ｔ　Ｑ　７か追加されている。テスト
用トランジスタＴ　Ｑ　＋〜Ｔ　Ｑ　７は、それぞれビ
ットラインＢ、〜Ｂ７に対応して設けられている。そし
て、ビットライン８１〜Ｂ７の１本おきに当該ビットラ
インとテスト用トランジスタのドレインとが接続されて
いる。第１図の実施例では、ビットラインＢ２とテスト
用トランジスタＴＱ２のドレインとか、ビットラインＢ
４とテスト用トランジスタＴ　Ｑ　４のドレインとか、
ビットラインＢ６とテスト用トランジスタＴＱＧのドレ
インとがそれぞれ接続されている。テスト用トランジス
タＴＱ、〜Ｔ　Ｑ　７の各ソースは、それぞれ共通接続
されてソースラインＳ１およびＢ２に接続されている。

また、各テスト用トランジスタＴＱ１〜ＴＱ７のゲート
には、テスト用ワードラインＴＷが接続されている。

次に、第１図に示す実施例の動作について説明する。通
常の動作については、第３図に示す従来例と全く同じな
ので、その説明を省略する。但し、テスト用ワードライ
ンＴＷは、このとき非選択状態”　Ｌ　”　レベルであ
る。

次に、この実施例の特徴的な動作であるテストモード時
の動作について説明する。ます、外部からテスト信号か
入力され、これに応答してワードラインＷ１〜Ｗｏかす
べて非選択状態にされるとともに、テスト用ワードライ
ンＴＷが“Ｈ″レベルなり選択される。前述したごとく
、テスト用ワードラインＴＷ上のテスト用トランジスタ
ＴＱ１〜Ｔ　Ｑ　７の各ドレインは、ＴＱ２　、Ｔ０ｎ
　、ＴＱ６が各ビットラインＢ２．Ｂ４．Ｂ６に接続さ
れ、ＴＱ＋　、ＴＱ３．ＴＱｓ　、ＴＱ？は各ビットラ
インＢｌ、Ｂ３．ＢＳ、Ｂ７とは接続されていない。

ここで、ビットラインＢ１とＢ２がショートシている場
合に、ビットラインＢ、を選択して読出　　　　゛動作
を行なうと、テスト用トランジスタＴ　Ｑ　＋のドレイ
ンはビットラインに接続されておらず、がつ、ワードラ
インＷ、〜Ｗｎは非選択（“Ｌ“レベル）なので、メモ
リセルトランジスタＭ４．〜Ｍｏ、はすべてオフ状態と
なっており、本来はドレイン電流は流れない。すなわぢ
、センスアンプは“０“を出力するはずであるが、ビッ
トラインＢ１とＢ２かショートシているために、ビット
ラインＢ２と接続されたテスト用トランジスタＴＱ２を
通して電流が流れる。このため、センスアンプは“］”
を出力することになる。したがって、これによりビット
ラインＢ１とＢ２かショートシている可能性があること
かわかる。

同様の動作を行なうことにより、ビットラインＢ２と８
３、またはＢ３とＢ４かショートしているかとうかは、
ビットラインＢ３を選択して読出動作を行なうことによ
り検出できる。ただし、ビットラインＢ３を選択して検
出できるのは、ビットラインＢ２またはＢ４のどちらか
一方または両方ともショートしている可能性があること
を示すのみである。

また、ビットラインＢ１とソースラインＳ３、またはビ
ットラインＢ７とソースラインＳ２とかショートシてい
る場合にも、ビットラインＢ１またはＢ７を読出すこと
により検出できる。これは、ソースラインにビットライ
ンがつながることは、−］］− いつもドレイン電流か流れていることと同じために、セ
ンスアンプは“１”を出力し、検出かできる。

ここで、１Ｍビット　（１２８にワード×８ビット構成
）のＥＰＲＯＭでこのテスト効率を考えると、１ワード
ラインあたり、１２８ワードのデータがあるので、書込
に要する時間は、］ワードあたり、少なくみて０．１ｍ
ｓとしても］２．８ｍＳかかる。（本当はこれに下の続
出時間も必要となる。）これに対し、続出に要する時間
は、１ワードあたり１μｓと大めにみても１２８μｓし
かかからない。（本当はこれの半分以下である。）した
かって、本実施例では従来装置に比べて１／１００以下
の時間でテストが可能である。

なお、上記実施例では、ＥＰＲＯＭについて説明したか
、ＥＥＰＲＯＭについても本発明を適用可能であり、上
記実施例と同様の効果を奏する。

また、上記実施例では、ビットラインの接続の有／無で
データの′０”／“〕”を作り込んたか、“０“に対応
するテスト用トランジスタそのものを作り込まなくても
同様の効果を奏する。

［発明の効果］ 以上のように、この発明によれば、従来書込を行なわな
ければ検出てきなかったビットライン間の短絡をメモリ
セルアレイに隣接して設けられたテスト用ワードライン
の読出によって検出てきるので、簡単にしかも短時間に
不良のリジェクトか可能になりテスト効率が向上すると
ともに、不良解析にも役立つなとの効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例のＥＰＲＯＭのメモリセル
アレイの等価回路を示す図である。 第２図は第１図の実施例および第３図の従来例で用いら
れているメモリセルトランジスタの特性を示す図である
。 第３図は従来のＥＰＲＯＭのメモリセルアレイの等価回
路を示す図である。 図において、Ｍ４．〜Ｍｐ　７はメモリセルトランジス
タ、Ｗ１〜Ｗｏはワードライン、８１〜Ｂ７はビット線
、ＳｌおよびＳ２ソース線、Ｑ１〜＝　１３− Ｑ７はコラムゲ−１・トランジスタ、ＴＷはテスト用ワ
ードライン、ＴＱ１〜ＴＱ７はテスＩ・用トランジスタ
を示す。

Claims (1)

1. 【特許請求の範囲】 フローティングゲートを有する不揮発性のメモリセルト
   ランジスタが行方向および列方向に沿ってマトリクス状
   に配置され、各メモリセルトランジスタはコントロール
   ゲートとドレインとソースとを有するメモリセルアレイ
   と、各行のメモリセルトランジスタのコントロールゲー
   トに接続された複数本のワードラインと、各列のメモリ
   セルトランジスタのドレインに接続された複数本のビッ
   トラインと、各メモリセルトランジスタのソースに共通
   接続されたソースラインと、前記ワードラインおよび前
   記ビットラインをアドレス入力信号に応じて選択するア
   ドレスデコーダとを備えた半導体記憶装置において、 前記メモリセルアレイに隣接して設けられた少なくとも
   １本のテスト用ワードライン、および少なくとも前記ビ
   ットラインの１本おきに当該ビットラインと前記ソース
   ラインとの間に介挿され、それぞれのゲートに前記テス
   ト用ワードラインが接続された複数のテスト用トランジ
   スタを備え、 テスト信号により前記テスト用ワードラインが選択され
   て相隣り合うビット線間の短絡がテストされることを特
   徴とする、半導体記憶装置。