JPH09198886A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 選択ビット線とダミービット線の負荷バラン
スを一定に保ち、且つそれらの信号変化の時間ズレをな
くして、誤動作のない高速読出し動作を可能とした半導
体記憶装置を提供する。 【解決手段】 データが書込まれたメモリセルＭＣが配
列されたメモリセルアレイ１に対して、各ビット線ＢＬ
に沿うメモリセル配列の一端側にメモリセルの二値デー
タの中間の信号変化を出力するように設定されたダミー
セルＤＣが一列配列されたダミーセルアレイ３が配置さ
れる。メモリセルＭＣ２が選択されてビット線ＢＬ０に
接続される時、これに隣接するビット線ＢＬ１が非選択
とされてダミービット線となり、選択ビット線ＢＬ０と
共に出力ビット線対Ｂ０，Ｂ１に接続される。ダミービ
ット線には一つのダミーセルが接続される。出力ビット
線対Ｂ０，Ｂ１の出力の差が差動型センス回路５により
検出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＮＡＮＤ型マス
クＲＯＭ等に適用して有用な半導体記憶装置に関する。

【０００２】

【従来の技術】従来よりマスクＲＯＭにおいて、微小な
データ信号読出しを確実に行うために、ダミービット線
を用意して選択ビット線とダミービット線の信号レベル
差を検出する方式が用いられている。具体的には例え
ば、 メモリセルアレイとは別に、出力センスアンプの領域
内にダミーセルとダミービット線を配置する方式、 メモリセルアレイの一方の端にダミーセルとダミービ
ット線を配設して、メモリセルアレイのなかのあるビッ
ト線が選択された時に、これとダミービット線とを対と
して出力ビット線対に接続する方式、等が採用されてい
る。

【０００３】

【発明が解決しようとする課題】の方式は、ダミービ
ット線がメモリセルアレイ領域とは離れた位置に形成さ
れ、しかも位置的な制約から一般にはメモリセルアレイ
とは異なるレイアウトで配設される。従ってビット線と
ダミービット線の負荷容量が大きく異なる結果、高速動
作ができず、誤動作の原因ともなる。

【０００４】これに対して、の方式は、選択ビット線
とダミービット線の負荷容量を等しくすることができ
る。しかし、メモリセルアレイの容量が大きくなると、
ワード線の遅延が問題になる。即ちメモリＭＯＳトラン
ジスタのゲートに用いられる多結晶シリコンがそのまま
ワード線として用いられる場合、ダミービット線に近い
位置のビット線が選択される時と遠い側のビット線が選
択される時とでは、ワード線遅延が大きく異なり、これ
により選択ビット線とダミービット線の動きに時間のズ
レが生じ、誤動作の原因になる。

【０００５】この発明は、上記の点に鑑みなされたもの
で、選択ビット線とダミービット線の負荷のバランスを
一定に保ち、且つそれらの信号変化の時間ズレをなくし
て、誤動作のない高速読出し動作を可能とした半導体記
憶装置を提供することを目的としている。

【０００６】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数本ずつのビット線とワード線の交差部に
メモリセルがマトリクス配列されたメモリセルアレイ
と、このメモリセルアレイの各ビット線に沿うメモリセ
ル配列の一端側にメモリセルの二値データの中間の信号
変化を出力するように設定されたダミーセルが一列配列
されたダミーセルアレイと、前記メモリセルアレイの互
いに隣接するビット線のうち一方をメモリセルデータが
読み出される選択状態、他方を非選択状態とし、非選択
状態のビット線をダミービット線としてこれにダミーセ
ルデータを読み出して、一対の選択ビット線とこれに隣
接するダミービット線とを出力ビット線対に接続するビ
ット線選択手段と、前記出力ビット線対の差信号を検出
する差動型センス回路とを有することを特徴としてい
る。

【０００７】この発明において好ましくは、前記メモリ
セルは、データが固定的に書き込まれた複数のメモリＭ
ＯＳトランジスタと選択ゲートＭＯＳトランジスタが直
列接続されたＮＡＮＤ型セルであり、前記ダミーセル
は、前記メモリセルの二値データの出力信号変化の中間
の出力信号変化を示すように設定されたＮＡＮＤ型セル
であることを特徴とする。

【０００８】この発明において更に好ましくは、前記メ
モリセルは、直列接続された複数のメモリＭＯＳトラン
ジスタをマスクプログラムによりＥタイプ又はＤタイプ
として二値データが書き込まれたＮＡＮＤ型セルであ
り、前記ダミーセルは、前記メモリセルのメモリＭＯＳ
トランジスタと同数でメモリＭＯＳトランジスタよりチ
ャネル長が長く設定され、ゲートが全て電源に固定され
たＥタイプＭＯＳトランジスタと、メモリセルの選択ゲ
ートＭＯＳトランジスタと同数のゲートが接地されたＤ
タイプＭＯＳトランジスタとを直列接続して構成されて
いることを特徴とする。

【０００９】この発明によると、専用のダミービット線
を設けることなく、選択ビット線に対して隣接するビッ
ト線がダミービット線として用いられるため、選択ビッ
ト線とダミービット線の配線容量は等しく、且つこれら
を選択するワード線遅延もほぼ等しくなる。従って、ダ
ミーセルを、選択されたメモリセルが“１”データを出
力する時と“０”データを出力する時の信号変化の中間
の出力信号変化を示すように予め設定しておくことによ
り、誤動作のないデータ読出し動作が可能になり、また
選択ビット線とダミービット線の信号が微小な差をもっ
て常に一定のバランスで変化するため、高速動作が可能
になる。

【００１０】特にこの発明は、ＮＡＮＤ型セルを用いた
マスクＲＯＭに適用したときに大きな効果が得られる。
ＮＡＮＤ型マスクＲＯＭでは、メモリセルは、直列接続
された複数のメモリＭＯＳトランジスタをマスクプログ
ラムによりＥタイプ又はＤタイプとして二値データが書
き込まれる。そしてメモリＭＯＳトランジスタのゲート
電極となる多結晶シリコンがそのままワード線として配
設される。これに対してこの発明では、ダミーセルを、
メモリセルのメモリＭＯＳトランジスタと同数で少なく
ともその中の一つがメモリＭＯＳトランジスタよりチャ
ネル長が長く設定され、且つゲートが全て電源に固定さ
れたＥタイプＭＯＳトランジスタと、メモリセルをビッ
ト線に接続するための選択ゲートＭＯＳトランジスタと
同数のゲートが接地されたＤタイプＭＯＳトランジスタ
とを直列接続したＮＡＮＤ型セル構成とする。これによ
り、ワード線遅延がデータ読出し動作に影響を与えない
状態で、メモリセルとダミーセルの微小な出力信号変化
の差を確実に検出することができる。

【００１１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るマスクＲＯＭの模式的構成を示す。メモリセルアレイ
１は、複数本ずつのビット線とワード線の各交差部にメ
モリセルＭＣをマトリクス状に配列して構成されてい
る。メモリセルＭＣには、二値データがマスクプログラ
ムされる。図では、互いに隣接する二本のビット線ＢＬ
０，ＢＬ１とこれらに沿うメモリセルのみを示してい
る。ロウデコーダ２は、メモリセルアレイ１のワード線
の選択の他、ブロック選択、ビット線選択等を行う。

【００１２】メモリセルアレイ１の各ビット線に沿うメ
モリセル配列の一端側には、一列のダミーセルＤＣが配
列されたダミーセルアレイ３が配置されている。これら
ダミーセルＤＣは、メモリセルＭＣの二値データの中間
の信号変化を出力するように設定されている。後述する
ように複数本のビット線は、この実施例では飛び飛びに
選択状態、非選択状態とされ、非選択ビット線がダミー
ビット線として用いられる。選択回路４は、ある選択ビ
ット線とこれに隣接する非選択ビット線の一対を選択し
て、出力ビット線対Ｂ０，Ｂ１に接続するために設けら
れている。出力ビット線対Ｂ０，Ｂ１には、出力信号差
を検出する差動型センス回路５が設けられている。

【００１３】メモリセルアレイ１の中の一つのメモリセ
ル、例えば図１に斜線で示すメモリセルＭＣ１２のデー
タを読み出す場合には、このメモリセルＭＣ１２がビッ
ト線ＢＬ０に接続され、これに隣接するビット線ＢＬ１
は非選択状態とされる。そしてダミーセルアレイ３の中
から、ダミービット線として選ばれた非選択ビット線Ｂ
Ｌ１に近い斜線で示すダミーセルＤＣ２が選択されてこ
れが非選択ビット線ＢＬ１に接続される。

【００１４】次に図１をより具体化して、ＮＡＮＤ型Ｒ
ＯＭに適用した実施例を図２〜図５を参照して説明す
る。図１のメモリセルアレイ１は具体的には、図２に示
すように、４個のメモリセルが１メモリブロックを構成
して、各ビット線に沿って配列されている。図２では、
隣接するビット線ＢＬ０，ＢＬ１に沿う二つのメモリブ
ロック２１0 ，２１1 のみを示しているが、この様なメ
モリブロックが例えば、ビット線方向に６４個、ビット
線と交差する方向に１２４個配置される。

【００１５】各メモリセルＭＣは、図２中の小ブロック
で囲まれた中に、例えば図４（ａ）に示すようなワード
線ＷＬ0 〜ＷＬ15で選択される１６段のｎチャネルメモ
リＭＯＳトランジスタＭ0 〜Ｍ15が直列接続され、これ
らに更に２つのｎチャネル選択ゲートＭＯＳトランジス
タが直列に接続されて構成されたＮＡＮＤ型セルであ
る。メモリＭＯＳトランジスタＭ0 〜Ｍ15は、マスクプ
ログラムによりデータに応じてＥタイプ、又はＤタイプ
（図中、ゲート部に斜線を施して示す）に設定される。

【００１６】メモリセルＭＣを選択的にビット線に接続
するための選択ゲートＭＯＳトランジスタは、メモリブ
ロック２１0 について説明すれば、メモリセルＭＣ１１
については、ＥタイプＭＯＳトランジスタＳ111 とＤタ
イプＭＯＳトランジスタＳ121 の二つである。このメモ
リセルＭＣ１１に隣接するメモリセルＭＣ１２について
は、ＤタイプＭＯＳトランジスタＳ112 とＥタイプＭＯ
ＳトランジスタＳ122の二つである。これらの選択ゲー
トＭＯＳトランジスタＳ111 ，Ｓ121 , Ｓ112，Ｓ122
は、相補的に“Ｈ”，“Ｌ”レベルになる第１の選択ゲ
ート線対ＳＧ11，ＳＧ12により選択される。即ち、これ
らの選択ゲート線ＳＧ11，ＳＧ12により、横方向に隣接
する二つのメモリセルＭＣ１１，ＭＣ１２のいずれが選
択されることになる。

【００１７】上の二つのメモリセルＭＣ１１，ＭＣ１２
とビット線方向に隣接する二つのメモリセルＭＣ１３，
ＭＣ１４についても同様である。即ちメモリセルＭＣ１
３については、Ｅタイプの選択ゲートＭＯＳトランジス
タＳ211 とＤタイプの選択ゲートＭＯＳトランジスタＳ
221 が直列接続され、これに隣接するメモリセルＭＣ１
４についてはＤタイプの選択ゲートＭＯＳトランジスタ
Ｓ212 とＥタイプの選択ゲートＭＯＳトランジスタＳ22
2 が直列接続される。そして相補的に“Ｈ”，“Ｌ”レ
ベルになる第２の選択ゲート線対ＳＧ21，ＳＧ22によ
り、いずれか一つが選択される。

【００１８】但し、メモリブロック２１0 内で、第１の
選択ゲート線対ＳＧ11，ＳＧ12と、第２の選択ゲート線
対ＳＧ21，ＳＧ22は、一方が活性化されたとき他方は非
活性に保持されるようになっている。これにより４個の
メモリセルＭＣ１１〜ＭＣ１４の中の一つが選択され
て、選択ゲートＭＯＳトランジスタＳ311 ，Ｓ312によ
りビット線ＢＬ０に接続される。この選択ゲートＭＯＳ
トランジスタＳ311 ，Ｓ312 もＥタイプとＤタイプの組
み合わせであり、相補的に“Ｈ”，“Ｌ”となる第３の
選択ゲート線対ＳＧ31，ＳＧ32により選択される。

【００１９】ビット線ＢＬ０に隣接するビット線ＢＬ１
に沿うメモリブロック２１1 についても、ほぼ同様に構
成される。但し、メモリブロック２１1 における第３の
選択ゲート線対ＳＧ31，ＳＧ32により駆動される選択ゲ
ートＭＯＳトランジスタＳ321 ，Ｓ322 のタイプは、メ
モリブロック２１0 のそれと逆の関係になっている。こ
れにより、隣接ビット線ＢＬ０，ＢＬ１の間では、一方
が選択されてメモリセルが接続されたとき、他方にはメ
モリセルが接続されずに非選択となる。

【００２０】次に多数のビット線のうち、一対の隣接ビ
ット線ＢＬ０，ＢＬ１を選択して出力ビット線Ｂ０，Ｂ
１に接続する選択回路４の部分の具体構成を、図３に示
す。ローカルビット線ＢＬ０と一方の出力ビット線Ｂ０
との間に直列接続されたＭＯＳトランジスタＱ11，Ｑ1
2、隣接するローカルビット線ＢＬ１と他方の出力ビッ
ト線Ｂ１の間に直列接続されたＭＯＳトランジスタＱ2
1，Ｑ22の部分はカラム選択ゲートを構成している。こ
れらのＭＯＳトランジスタはカラム選択線ＣＳＬ０，Ｃ
ＳＬ１により選択駆動される。

【００２１】なお実際には、後に具体例を挙げるが、カ
ラム選択線ＣＳＬ０，ＣＳＬ１はそれぞれ複数本ずつ配
設され、それらの組み合わせによりカラム選択ゲートの
入力が決まる。図３では簡単に、カラム選択線ＣＳＬ
０，ＣＳＬ１が共に“Ｈ”のときに二つのビット線ＢＬ
０，ＢＬ１がそれぞれ、出力ビット線Ｂ０，Ｂ１に接続
されるように示している。

【００２２】隣接する二つのメモリブロック２１0 ，２
１1 に対応するダミーセルＤＣ１，ＤＣ２は、図４
（ｂ）に示すような、メモリセルＭＣと基本的に同じ素
子パラメータをもつ１６段のｎチャネルのダミーセルＭ
ＯＳトランジスタＤＭ100〜ＤＭ115 ，ＤＭ200〜ＤＭ21
5 と、これらに直列接続される図３に示すｎチャネルの
選択ゲートＭＯＳトランジスタＳ411 ，Ｓ421 ，Ｓ412
，Ｓ422 を有する。ここまでは基本的にメモリセルと
同様の構成である。

【００２３】但し、ダミーセルＤＣ１，ＤＣ２は次の二
つの特徴を有する。第１は、図４（ｂ）に示したよう
に、１６段のＭＯＳトランジスタに加えて、２段のＤタ
イプのダミーセルＭＯＳトランジスタＤＭ116 ，ＤＭ11
7 ，ＤＭ216 ，ＤＭ217 が付加されていることである。
これは、選択されたメモリセルとビット線の間に、図２
に示す第３の選択ゲート線対ＳＧ31，ＳＧ32により駆動
される２段の選択ゲートＭＯＳトランジスタＳ311 ，Ｓ
312 、Ｓ321 ，Ｓ322 が入ることを考慮して、選択ビッ
ト線とダミービット線に等しい数のトランジスタが接続
されるようにするためである。第２は、１６段のＭＯＳ
トランジスタＤＭ100 〜ＤＭ115 ，ＤＭ200 〜ＤＭ215
のチャネル長が、メモリセルＭＣのメモリＭＯＳトラン
ジスタＭ0 〜Ｍ15に比べて少し長く設定されていること
である。

【００２４】ダミーセルの１６段のＭＯＳトランジスタ
ＤＭ100 〜ＤＭ115 ，ＤＭ200 〜ＤＭ215 は全てＥタイ
プであって、それらのゲートは電源ＶDDに固定されてい
る。付加されたＤタイプのＭＯＳトランジスタＤＭ116
，ＤＭ117 ，ＤＭ216 ，ＤＭ217 は全てゲートが接地
されている。

【００２５】そして相補的に“Ｈ”，“Ｌ”となる第４
の選択ゲート線対ＳＧ41，ＳＧ42が配設されて、選択ゲ
ートＭＯＳトランジスタＳ411 ，Ｓ421 ，Ｓ412 ，Ｓ42
2 が選択駆動されるようになっている。即ちビット線Ｂ
Ｌ０が選択されたときには、ダミーセル対ＤＣ１，ＤＣ
２うち、ＤＣ２が隣接する非選択ビット線ＢＬ１に接続
され、ビット線ＢＬ１が選択されたときには、ＤＣ１が
隣接する非選択ビット線ＢＬ０に接続されるようになっ
ている。

【００２６】次に、図１に示す差動型センス回路５は、
図５に示すように構成される。出力ビット線対Ｂ０，Ｂ
１には、それぞれ電流電圧変換を行うプリセンスアンプ
５１ａ，５１ｂが設けられる。これらのプリセンスアン
プ５１ａ，５１ｂは、ビット線の電流引き込みの有無を
検出するために通常用いられているもので、電源ＶDDと
出力ビット線Ｂ０，Ｂ１の間に直列接続されたｎチャネ
ルＭＯＳトランジスタＱ51，Ｑ52と負帰還用インバータ
Ｉ、及び電流供給用のｐチャネルＭＯＳトランジスタＱ
53により構成されている。

【００２７】二つのプリセンスアンプ５１ａ，５１ｂの
出力電圧の差を検出するために、例えばカレントミラー
型の差動アンプ５２が設けられる。この差動アンプ５２
の出力は、アドレスＡ１が入るＥＯＲゲート５３とイン
バータ５４を介してデータ補正して取り出される。即
ち、出力ビット線対Ｂ０，Ｂ１には、選択ビット線と非
選択ビット線からなるダミービット線とが、メモリセル
アレイのどの番地のメモリセルが選択されたかによって
入れ替わって接続されるので、アドレスの更新により交
互に“１”，“０”となるアドレスＡ１を利用して、デ
ータ反転を補正して出力する。

【００２８】この様に構成されたＮＡＮＤ型マスクＲＯ
Ｍの読出し動作を説明する。図２において、第１の選択
ゲート線対がＳＧ11＝“Ｌ”（＝０Ｖ），ＳＧ12＝
“Ｈ”（＝ＶDD）、第２の選択ゲート線対がＳＧ21＝Ｓ
Ｇ22＝“Ｌ”であり、且つ第３の選択ゲート線対がＳＧ
31＝“Ｈ”，ＳＧ32＝“Ｌ”となって、メモリブロック
２１0 内の一つのメモリセルＭＣ１２が選択されてこれ
がビット線ＢＬ０に接続される。このとき、隣接ビット
線ＢＬ１はメモリセルデータが読み出されず、非選択状
態とされる。またこのとき、図３において、第４の選択
ゲート線対は、ＳＧ41＝“Ｌ”，ＳＧ42＝“Ｈ”とな
り、ダミーセルＤＣ２が選択されてこれが非選択ビット
線ＢＬ１につながる。これが、図１に斜線を施して説明
した一つの選択状態である。そしてカラム選択線がＣＳ
Ｌ０＝ＣＳＬ１＝“Ｈ”となった時に、選択ビット線Ｂ
Ｌ０とダミーセルがつながった非選択ビット線ＢＬ１と
が出力ビット線Ｂ０，Ｂ１に接続される。

【００２９】選択されたメモリセルＭＣでは、図４
（ａ）に示すワード線ＷＬ0 〜ＷＬ15のうち、選択ワー
ド線が“Ｌ”、残りのワード線が全て“Ｈ”となる。こ
れにより、ＮＡＮＤ型セルの選択メモリＭＯＳトランジ
スタがＤタイプ（これを例えばデータ“１”とする）で
あれば、ビット線の電流引き込みが起こり、Ｅタイプ
（これをデータ“Ｏ”とする）であれば電流引き込みを
生じない。

【００３０】一方、非選択ビット線ＢＬ１につながるダ
ミーセルＤＣ側では、図４（ｂ）に示すように、１６段
のＥタイプＭＯＳトランジスタが全てゲートにＶDDが与
えられてオンしており、これに２段のＤタイプＭＯＳト
ランジスタが付加されているから、常に一定の電流引き
込みを生じる。このダミーセルＤＣでの電流引き込み量
は、トランジスタ数がメモリセルと同じで且つＥタイプ
ＭＯＳトランジスタのチャネル長がメモリセルＭＣのそ
れより長く設計されていることから、選択メモリセルが
データ“１”の場合より小さい。以上により、ダミービ
ット線となる非選択ビット線ＢＬ１の出力信号変化は、
選択ビット線ＢＬ０の出力データが“１”の時と“０”
の時の中間になる。

【００３１】従って、選択ビット線ＢＬ０とこれに隣接
する非選択ビット線ＢＬ１の電流引き込みの差を出力ビ
ット線対Ｂ０，Ｂ１につながる差動センス回路５で検出
すれば、データ“１”，“０”の判別ができる。ＢＬ１
が選択ビット線となり、ＢＬ０がダミービット線となる
ときは、上の場合とデータが反転するから、図５で説明
したようにこれらを補正して出力することになる。

【００３２】図６及び図７は、上記実施例のマスクＲＯ
Ｍ回路をより具体的に、１２８column ×１０２４row
の場合について、アドレスのデコーダ信号が各回路に入
力される様子を示している。図６に示すように、メモリ
ブロックが縦に６４段配列されて、１６×６４＝１０２
４row となり、横に１２８ブロック（ビット線数２５６
本）配列されて、１２８column なる。図において、ワ
ード線選択を行う信号Ｗ０〜Ｗ１５は、アドレスＡ７〜
Ａ１０のデコード信号である。信号ＢＬ０〜ＢＬ６３
は、アドレスＡ１１〜Ａ１６のデコード信号である。ま
た、Ａｘは全てのアドレス信号を意味する。Ａ１・ＢＬ
０，／Ａ１・ＢＬ０が、図２の選択ゲート線ＳＧ３２，
ＳＧ３１に対応し、これにより隣接ビット線の一方が選
択、他方が非選択とされる。即ちアドレスＡ１により、
読出し可能ビット線が全体の１／２に制限されることに
なる。

【００３３】図７は、図１の選択回路４に相当するカラ
ムデコーダ部分を具体的に示している。前述のカラム選
択線ＣＳＬ０，ＣＳＬ１に対応して、それぞれアドレス
Ａ４〜Ａ６の８本分、アドレスＡ２〜Ａ３の４本分のデ
コード信号線が配設されて、カラム選択がなされ、一対
の互いに隣接する選択ビット線と非選択ビット線が出力
ビット線対Ｂ０，Ｂ１に接続される。図６でのアドレス
Ａ１による隣接ビット線のいずれかを選択する動作に対
応して、同じアドレスＡ１により、ダミーセル選択がな
され、非選択ビット線に対してダミーセルが接続され
る。

【００３４】以上のようにこの実施例によるマスクＲＯ
Ｍでは、専用のダミービット線は設けられず、選択ビッ
ト線に対して隣接するビット線がダミービット線として
用いられる。このため、選択ビット線とダミービット線
の配線容量は等しく、またこれらを選択するワード線遅
延の影響もない。従って、一列だけ配置したダミーセル
を、選択されたメモリセルが“１”データを出力する時
と“０”データを出力する時の信号変化の中間の出力信
号変化を示すように予め設定しておくことにより、誤動
作のないデータ読出し動作が可能になり、また選択ビッ
ト線とダミービット線の信号が微小な差をもって常に一
定のバランスで変化するため、高速動作が可能になる。
また、全てのビット線が選択状態になり、更にその中の
一本を選択して出力する従来の方式と比べて、この実施
例の場合選択状態になるのは全ビット線の１／２である
から、ビット線を通して流れる無駄な貫通電流が抑制さ
れ、消費電力削減が図られる。

【００３５】この発明は上記実施例に限られるものでは
なく、ＮＯＲ型のマスクＲＯＭは勿論、マスクＲＯＭ以
外のＰＲＯＭ，ＥＰＲＯＭ等にも同様に適用することが
可能である。

【００３６】

【発明の効果】以上述べたようにこの発明によれば、格
別のダミービット線を配設せず、選択ビット線に隣接す
るビット線を非選択状態としてこれをダミービット線と
して用いることにより、負荷バランスを一定に保ち、且
つそれらの信号変化の時間ズレをなくして、誤動作のな
い高速読出し動作を可能とした半導体記憶装置を得るこ
とができる。

【図面の簡単な説明】

【図１】 この発明の一実施例によるマスクＲＯＭの模
式構成を示す。

【図２】 同実施例のメモリセルアレイの具体構成を示
す。

【図３】 同実施例のカラム選択部の構成を示す。

【図４】 同実施例のＮＡＮＤ型セル及びダミーセルの
構成を示す。

【図５】 同実施例のセンス回路構成を示す。

【図６】 同実施例のロウ選択の具体例を示す。

【図７】 同実施例のカラム選択の具体例を示す。

【符号の説明】

１…メモリセルアレイ、２…ロウデコーダ、３…ダミー
セルアレイ、４…選択回路、５…差動型センス回路、Ｂ
Ｌ…ビット線、ＷＬ…ワード線、Ｂ０，Ｂ１…出力ビッ
ト線、ＭＣ…メモリセル、ＤＣ…ダミーセル。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数本ずつのビット線とワード線の交差
   部に二値データが書き込まれたメモリセルがマトリクス
   配列されたメモリセルアレイと、 このメモリセルアレイの各ビット線に沿うメモリセル配
   列の一端側にメモリセルの二値データの中間の信号変化
   を出力するように設定されたダミーセルが一列配列され
   たダミーセルアレイと、 前記メモリセルアレイの互いに隣接するビット線のうち
   一方をメモリセルデータが読み出される選択状態、他方
   を非選択状態とし、非選択状態のビット線をダミービッ
   ト線としてこれにダミーセルデータを読み出して、一対
   の選択ビット線とこれに隣接するダミービット線とを出
   力ビット線対に接続するビット線選択手段と、 前記出力ビット線対の差信号を検出する差動型センス回
   路とを有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記メモリセルは、二値データが固定的
   に書き込まれた複数のメモリＭＯＳトランジスタと選択
   ゲートＭＯＳトランジスタが直列接続されたＮＡＮＤ型
   セルであり、 前記ダミーセルは、前記メモリセルの二値データの出力
   信号変化の中間の出力信号変化を示すように設定された
   ＮＡＮＤ型セルであることを特徴とする請求項１記載の
   半導体記憶装置。
3. 【請求項３】 前記メモリセルは、直列接続された複数
   のメモリＭＯＳトランジスタをマスクプログラムにより
   Ｅタイプ又はＤタイプとして二値データが書き込まれた
   ＮＡＮＤ型セルであり、 前記ダミーセルは、前記メモリセルのメモリＭＯＳトラ
   ンジスタと同数でメモリＭＯＳトランジスタよりチャネ
   ル長が長く設定され、ゲートが全て電源に固定されたＥ
   タイプＭＯＳトランジスタと、メモリセルをビット線に
   接続するための選択ゲートＭＯＳトランジスタと同数の
   ゲートが接地されたＤタイプＭＯＳトランジスタとを直
   列接続して構成されていることを特徴とする請求項２記
   載の半導体記憶装置。