JP3726337B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、マスクROM等の半導体記憶装置に関する。
【0002】
【従来の技術】
従来より、NAND型セルやNOR型セルを用いたマスクROMが知られている。通常マスクROMでは、ビット線電位をほぼ一定電位にプリチャージしておき、選択されたメモリセルがデータに応じてオン又はオフになることによる電流引き込みの有無を検出する。このデータ検出を行うセンスアンプ初段には、負帰還型のアナログ増幅器が用いられ、ビット線電位をプリチャージ電位から大きく変動させることなく、例えば100mV程度の信号振幅を検出するようになっている。
【0003】
【発明が解決しようとする課題】
しかし、従来のマスクROMのデータセンス方式では、ビット線の微小振幅をアナログ増幅器で検出するために、ノイズに弱い。例えば多数の出力バッファが同時にスイッチングすることにより発生するいわゆる同時スイッチングノイズにより、誤動作を生じ易い。またセンスアンプ初段はビット線電位を大きく変化させないように負帰還動作をさせながら信号検出を行うため、センスアンプ後段の差動増幅器に入力する信号の立上がりが遅く、これが一層の高速化を図る上で障害となっている。
【0004】
この発明は、上記事情を考慮してなされたもので、耐ノイズ性と高速性能を向上させた半導体記憶装置を提供することを目的としている。
【0005】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、複数本のローカルビット線と、このローカルビット線と交差して配設された複数本のワード線と、これらのワード線と前記ローカルビット線の各交差部に配置されてそれぞれ所定のデータが書き込まれ、前記ワード線により選択的に駆動される複数のメモリセルとを備え、前記各メモリセルの基準端子が接地電位に設定されている第1のメモリブロックと、前記第1のメモリブロックと対称パターンをなして複数本ずつのローカルビット線とワード線、および複数のメモリセルがレイアウトされ、各メモリセルは前記第1のメモリブロック内の対応する番地のメモリセルとは逆データが書き込まれ、かつ基準端子が電源電位に設定された第2のメモリブロックと、前記第1、第2のメモリブロック内の相対応する番地のメモリセルを出力ビット線のプリチャージ後に同時に選択し、この選択された二つのメモリセルの出力端子をそれぞれ選択されたローカルビット線を介して一つの出力ビット線に接続する選択手段と、この選択手段により選択された二つのメモリセルが前記接地電位及び前記電源電位の間に直列接続されて一方がオン、他方がオフとなるコンプリメンタル動作を行うことによる前記出力ビット線の電位変化を検出することで前記メモリセルのデータを判定する差動型センス手段とを有することを特徴としている。
【0006】
この発明において好ましくは、前記第1、第2のメモリブロックの各メモリセルは、それぞれ異なるワード線により駆動される複数のMOSトランジスタが直列接続されて構成され、これらのMOSトランジスタが前記ワード線が非選択状態にあるときにオンするNAND型セルであり、前記選択手段は、前記第1、第2のメモリブロック内の対応するNAND型セルを選択して、この選択されたNAND型セルの出力端子をそれぞれ選択された前記ローカルビット線を介して同時に前記出力ビット線に接続するメモリセル選択手段と、前記第1、第2のメモリブロックの対応するワード線を前記出力ビット線のプリチャージ後に同時に選択するワード線選択手段とを有し、前記出力ビット線は、前記ワード線選択手段によるワード線選択の確定前に、前記第1、第2のメモリブロック内の選択されたNAND型セルを介して前記接地電位及び前記電源電位の中間電位にプリチャージされることを特徴としている。
【0007】
この発明によると、同じアドレスで同時に選択される対応するメモリセルに互いに逆のデータが書かれた第1、第2のメモリブロックが用意され、第1のメモリブロックのメモリセルの基準端子は第1の基準電位(例えば接地電位)に設定され、第2のメモリブロックのメモリセルの基準端子は前記第1の基準電位と異なる第2の基準電位(例えば電源電位)に設定される。従って、あるアドレス入力によりデータが読み出される時、第1,第2のメモリブロックの対応するメモリセルの一方がオン、他方がオフであって、これらのメモリセルが電源電位と接地電位の間に直列接続されてCMOSと同様のコンプリメンタル動作をする。これにより、これらのメモリセルがローカルビット線を介してつながる出力ビット線は、電源電位又は接地電位まで変化する。このため、差動型センスアンプを用いて、同時スイッチングノイズ等の影響を受けることなく確実なデータセンスが可能になる。また微小振幅を増幅する負帰還増幅器を用いた従来方式と比べて、高速のセンス動作が可能になる。
【0008】
この発明の好ましい実施態様においては、第1、第2のメモリブロックのメモリセルとして、ワード線非選択時に全てのメモリトランジスタがオンするNAND型セルが用いられる。また、メモリセル選択手段およびワード線選択手段は、あるアドレスにより指定された二つのNAND型セルが選択されたローカルビット線を介して出力ビット線に接続されるタイミングに対して、ワード線選択の確定タイミングが遅れるように構成される。この態様によれば、ワード線選択の確定前に、第1のメモリブロック側の接地端子と第2のメモリブロックの電源端子がそれぞれオン状態のNAND型セルと選択ローカルビット線を介して出力ビット線に接続されて、出力ビット線が電源電位の中間電位に自動的にプリチャージされる。このようなワード線確定までの過渡状態での自動プリチャージ機能により、格別のイコライズ回路を設けることなく、高速かつ確実なセンス動作が可能になる。
【0009】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図1は、この発明の一実施例に係る4MビットマスクROM(2048ロウ*128カラム*16ビット並列)のブロック構成を示す。メモリセルアレイ1は、第1のメモリブロック1aと第2のメモリブロック1bに分けられている。外部アドレスを取り込むアドレスバッファ2、取り込まれたアドレスをデコードしてワード線選択を行うロウデコーダ3、取り込まれたアドレスをデコードしてビット線選択を行うカラムデコーダ4およびカラムセレクタ回路5a,5b、選択されたビット線データを読み出す差動型センスアンプ回路6及び出力回路7を有する。
【0010】
この実施例においては、第1,第2のメモリブロック1a,1bは後に詳述するように対応する番地に互いに逆のデータが書かれている。そして、ロウデコーダ3、カラムデコーダ4およびカラムセレクタ5a,5bはこれら、二つのメモリブロック1a,1bの同じ番地のデータを同時に選択して読み出す。
【0011】
図2は、第1,第2のメモリブロック1a,1b、カラムセレクタ回路5a,5bおよびセンスアンプ回路6の部分の具体的構成例を示す。メモリブロック1a,1bはそれぞれ、横方向に16個のカラムブロックCB0〜CB15に分割され、各カラムブロックCB0〜CB15はそれぞれ縦方向に64個のロウブロックRB0〜RB63に分割され、互いに対称パターンでレイアウトされている。第1,第2のメモリブロック1a内のメモリセルの基準端子は、第1の基準電位である接地電位VSSに接続され、第2のメモリブロック1b内のメモリセルの基準端子は第2の基準電位である電源電位VDDに接続されている。その詳細は後述する。
カラムセレクタ回路5a,5bおよびセンスアンプ回路6はそれぞれ、16個のカラムブロックCB0〜CB15に対応して、16個のカラムセレクタCS0〜CS15、および16個のセンスアンプSA0〜SA15により構成される。
【0012】
図3は、図2の一つのカラムブロックCB0を更に分解して示す。図に示すように、一つのカラムブロックCB0は、64本のローカルビット線BL0〜BL63と、これと交差する2048本のワード線WL0〜WL2047および256本の選択ゲート線SL0〜SL255が配設され、各ローカルビット線BLに沿って2列ずつNAND型セルMCが128段設けられる。VSS線を挟む上下2段ずつのNAND型セルMCにより、64個のロウブロックRB0〜RB63が構成される。各ワード線WLは一つのNAND型セルMCの一つのメモリMOSトランジスタを選択するためのものであり、選択ゲート線SLは、ロウブロックRBの選択と、各ロウブロックRB内のローカルビット線BLを挟んで左右に隣接する二つのNAND型セルMCの選択、およびVSS線を挟んで上下に隣接する二つのNAND型セルMCの選択を行うためのものである。
【0013】
図4は、図3の一つのロウブロックRB0の一部をより詳細に示している。NAND型セルMCは、図4に示すように、ローカルビット線BLと交差して配設されたワード線WLによりゲートが駆動される16段直列接続されたnチャネルMOSトランジスタM0〜M15,M16〜M31,…により構成される。ワード線WL0〜WL2047は、各NAND型セルMC毎に16本ずつ配設される。NAND型セルの基準端子は、この第1のメモリブロック1aでは全て接地電位VSSに接続される。ロウブロック内で上下のNAND型セルMCはVSS線を共有し、VSS線を挟んで反転パターンとされている。
【0014】
各NAND型セルMCの基準端子と反対側の出力端子は、制御ゲート線SLによりゲートが駆動される2段の選択ゲートMOSトランジスタ(S11,S21),(S12,S22),(S31,S41),(S32,S42),…を介してローカルビット線BLに接続されている。これらの選択ゲートMOSトランジスタは、横方向に並ぶNAND型セルMCについて共通に選択ゲート線SL0,SL1,SL2,SL3,…により駆動されるようになっている。ローカルビット線BLを挟んで隣接するメモリセルMCの同じ選択ゲート線SLで駆動される選択ゲートMOSトランジスタは、一方がエンハンスメント(E)型、他方がデプレション(D)型(ゲート部に斜線を施して示す)である。
【0015】
第2のメモリブロック1bについては、図3に対応させて、一つのカラムブロックCB0について示すと図5のようになり、第1のメモリブロック1aとは反転パターンをもってNAND型セルMCがレイアウトされる。また第2のメモリブロック1bでは、NAND型セルMCの基準端子が、第2の基準電位である電源電位VDDに接続される点で第1のメモリブロック1aと異なる。
【0016】
第1,第2のメモリブロック1a,1bには、マスクプログラムにより、互いに対応する番地のメモリMOSトランジスタに互いに逆のデータが固定的に書き込まれる。そのデータパターンを模式的に図6に示す。図の丸印で示すメモリトランジスタの白抜きがE型(例えばデータ“1”)、斜線を施したものがD型(データ“0”)であって、第1,第2のメモリブロック1a,1bの間で反転パターンとなっている。そして後述するように、第1,第2のメモリブロック1a,1bは、対応するワード線とビット線が同時に選択されて、互いに逆のデータが読み出される。
【0017】
この実施例において、選択ゲート線SL0〜SL255は非選択状態で全て“L”であり、このとき全てのNAND型セルMCは、ローカルビット線BLから切り離されている。カラムデコーダ4により、各メモリブロック1a,1bで対応する一つの選択ゲート線SLが同時に選択されて“H”になる。例えば図4において、SL0=“H”のとき、各ローカルビット線BLの左上のNAND型セルがローカルビット線BLに接続され、SL1=“H”のとき、各ローカルビット線BLの右上側のNAND型セルがローカルビット線BLに接続される。同様に、SL2=“H”のとき、各ローカルビット線BLの左下のNAND型セルがローカルビット線BLに接続され、SL3=“H”のとき、各ローカルビット線BLの右下のNAND型セルがローカルビット線BLに接続される。
【0018】
ワード線WL0〜WL2047は、非選択状態では全て“H”、従ってメモリMOSトランジスタはデータの如何に拘らずオン状態である。ロウデコーダ3によりメモリブロック1a,1bにおいて対応する一つのワード線WLが選択されて同時に“L”になる。また、ローカルビット線BLは、カラムデコーダ4とカラムセレクタ5a,5bによって、やはりメモリブロック1a,1bにおいて、各カラムブロックCBから一本ずつ計16本が同時に選択されて、これらが出力ビット線を介してセンスアンプ回路6に接続される。
【0019】
図7は、以上の選択ゲート線SL、ワード線WLおよびローカルビット線BLの選択を行うロウデコーダ3およびカラムデコーダ4の具体例である。この実施例のマスクROMは、4Mビット(16ビット並列出力)であり、アドレスA0〜A17のなかの、A0〜A6でカラム選択、A7〜A17でロウ選択がなされる。ロウデコーダ3およびカラムデコーダ4は、前述のように第1,第2のメモリブロック1a,1bで共用される。
【0020】
ロウデコーダ3は、第1段目に、16段NAND型セルMCのなかの一つのトランジスタを選択するためのA7〜A10をデコードするデコーダRD1(出力は16本)と、64個のロウブロックRB0〜RB63を選択するための下位アドレスA12〜A14と上位アドレスA15〜A17をそれぞれデコードするデコーダRD2(出力は8本)とRD3(出力は8本)が配置される。第2段目にデコーダRD2,RD3の出力が入力されて64個のロウブロックRB0〜RB63の一つを選択するためデコーダRD4(出力は64本)が配置され、3段目には2048本のワード線の一つを選択するためのデコーダRD1,RD4の出力、およびアドレスA11が入力されるデコーダRD5(出力は2048本)が配置される。
【0021】
デコーダRD1は、アドレスA7〜A10の16個の組み合わせを検出するためのインバータ群と一致検出用のNANDゲート群(またはANDゲート群)により構成される。デコーダRD2,RD3も同様に構成される。デコーダRD4は、デコーダRD2,RD3のそれぞれ8本ずつの出力の一致検出を行う64個のNANDゲート群(またはANDゲート群)により構成される。またアドレスA11は各ロウブロック内の上下のNAND型セルの選択、即ち図3のVSS線または図5のVDD線を挟んで上下に隣接するNAND型セルのいずれかを選択するために用いられており、デコーダRD5は、デコーダRD1の16本の出力とデコーダRD4の64本の出力およびアドレスA11の組み合わせを検出するためのインバータ群とNANDゲート群(またはANDゲート群)により構成される。デコーダRD5の2048本の出力は選択状態で一つが“H”になる。このデコーダRD5の出力はインバータ形式のワード線ドライバWDを介してワード線WL0〜WL2047に供給され、選択状態で1本のワード線が“L”になる。
【0022】
カラムデコーダ4は、ローカルビット線選択を行うために、アドレスA1,A2をデコードするデコーダCD1(出力は4本)と、アドレスA3〜A6をデコードするデコーダCD2(出力は16本)を有する。これらのデコーダCD1,CD2の出力はカラムセレクタ5a,5bに送られる。
カラムセレクタ5a,5bは、図8に示すように、アドレスA1,A2をデコードしたデコーダCD1の4本の出力と、アドレスA3〜A6をデコードしたデコーダCD2の16本の出力によりそれぞれ制御される2段のカラムゲートQ21,Q22により構成される。このカラムセレクタ5a,5bにより、それぞれ第1、第2のメモリブロック1a,1bにおいて、カラムブロックCB内の64本のローカルビット線BL0〜BL63から1本が選択されて、出力ビット線Bに接続される。これにより各メモリブロック1a,1bから選択されたローカルビット線(全体では16本)が出力ビット線Bを介して差動型センスアンプSAに接続されることになる。差動型センスアンプSAの基準入力端子には、基準電圧VREF =VDD/2が与えられている。
【0023】
カラムデコーダ4はまた、256本の選択ゲート線SLのうち一つを選択するために、デコーダRD4の出力とアドレスA0,A11が入力されるデコーダCD3を有する。ここで、最下位アドレスA0は、ローカルビット線BLに沿う左右2列のNAND型セルのいずれを選択するかを決定するために、より具体的には、選択ゲート線(SL0,SL2,…)の組と(SL1,SL3,…)の組のいずれを選択するかを決定する為に用いられる。アドレスA11は、ロウデコーダ3側と同様に、図3のVSS線あるいは図5のVDD線を挟む上下のNAND型セルのいずれを選択するかを決定するため、具体的には、ロウブロックRB0について見ると、選択ゲート線(SL0,SL1)の組と(SL2,SL3)の組のいずれを選択するかを決定するために用いられている。デコーダCD3は、以上の論理をインバータ群と一致検出用のNANDゲート群(またはANDゲート群)により組むことで、選択状態で256本の出力の一つを“H”とする。このデコーダCD3の出力が非反転の選択ゲートドライバSDを介して256本の選択ゲート線SL1〜SL256に供給され、非選択状態で選択ゲート線SL1〜SL256を“L”、選択状態で1本の選択ゲート線を“H”にする。
【0024】
この様に構成されたNAND型マスクROMのデータ読出し動作を次に説明する。前述のようにワード線WLは非選択状態で全て“H”、選択ゲート線SLは非選択状態で全て“L”であり、ワード線選択の確定タイミングと選択ゲート線選択の確定のタイミングにズレが生じる。このズレは重要な意味を持つが、最初にそのズレを無視して基本動作を説明する。アドレスデータが入力されると、ロウデコーダ3により一本のワード線が選択される。例えば、図3に着目して、ロウブロックRB0が選択され、そのなかのワード線WL0〜WL15の一本が選択されたとする。このときカラムデコーダ4により、選択ゲート線SL0,SL1のいずれか一方が“H”になり、選択ゲート線SL2,SL3は共に“L”となる。ワード線WL16〜WL31側の一本のワード線が選択されたときには、選択ゲート線SL2,SL3の一方が“H”になり、SL0=SL1=“L”となる。メモリブロック1bにおいても同様である。これにより、各メモリブロック1a,1bの一つのロウブロックの各ローカルビット線BLに沿う64個のNAND型セルが選択されてローカルビット線に接続される。また、カラムデコーダ4により、各メモリブロック1a,1bにおいて各カラムブロックCBから一本ずつ16本のローカルビット線が選択されて出力ビット線Bに接続される。
【0025】
具体的に第1,第2のメモリブロック1a,1bの対応するワード線WL0とローカルビット線BL0が同時に選択され、それぞれメモリトランジスタM0が選択されたとする。NAND型ROMでは、選択ワード線を“L”とすることで、選択されたメモリトランジスタがE型であるかD型であるかを検出する。
図9が選択されたデータの読出し動作例である。図9(a)に示すように、第1のメモリブロック1a側のメモリトランジスタM0がE型、即ちデータ“1”とすると、第2のメモリブロック1b側の対応するメモリトランジスタM0はD型である。これらのデータは同時にローカルビット線BL0を介して一つの出力ビット線Bに転送される。このとき、出力ビット線Bでは、図9(a)に示すように、第1のメモリブロック1a側のE型のメモリトランジスタM0と第2のメモリブロック1b側のD型のメモリトランジスタM0とが、電源VDDと接地VSS間に直列接続されたことになる。そして選択ワード線WL0が“L”で、VDD側メモリトランジスタM0がオン、VSS側メモリトランジスタM0がオフとなるから、矢印で示す充電電流が流れ、出力ビット線Bは電源電位VDDまで上昇する。データが逆であれば、図9(b)に示すように、VDD側メモリトランジスタM0がオフ、VSS側メモリトランジスタM0がオンとなり、矢印で示す放電電流が流れ、出力ビット線Bは接地電位VSSまで低下する。
【0026】
以上のようにこの実施例では、二つのメモリブロック1a,1bの選択されたメモリトランジスタによるコンプリメンタル動作が行われるから、出力ビット線Bの電位を、VREF =VDD/2を参照電位として用いた差動型センスアンプSAにより検出することで、データ“1”,“0”の判定ができる。
従ってこの実施例によると、微小振幅の信号でデータセンスを行う従来方式と異なり、同時スイッチングノイズや外部ノイズの影響を受けにくく、誤動作のない安定したデータ読出しが出来る。また、出力ビット線BはVDD又はVSSまで大振幅して、これを差動型センスアンプで検出するので、負帰還増幅器を用いて微小信号検出を行う方式に比べて、高速動作が可能になる。
【0027】
この実施例の場合、前述のようにワード線選択の確定と選択ゲート線選択の確定のタイミングにズレが生じることにより、自動的に出力ビット線Bのプリチャージが行われる。このプリチャージ動作を、図10を参照して説明する。図10は、選択されたワード線WLと選択された選択ゲート線SLの電位変化と、出力ビット線Bの電位変化を示している。時刻t0でアドレスがラッチされ、時刻t1でカラムデコーダ4およびカラムセレクタ5a,5bにより、ローカルビット線選択がなされる。ローカルビット線選択は、図7に示すようにカラムデコーダ4の1段のデコーダCD1,CD2とカラムセレクタ5a,5bにより行われるから、ワード線および選択ゲート線の選択に比べて速く確定し、時刻t1で選択されたローカルビット線BLが出力ビット線Bに接続される。
【0028】
ワード線選択および選択ゲート線選択は、図7のデコーダ構成では共に3段のデコーダにより行われるから、その時刻をt2とする。この時刻t2から、図10に示すように、選択されたワード線WLは“H”から“L”に遷移開始し、選択された選択ゲート線SLは“L”から“H”に遷移開始する。選択ゲートMOSトランジスタをはじめ、E型のMOSトランジスタのしきい値Vthは通常、VDD/2より小さく、0.7V程度に設定されるから、選択ゲート線SLがVthまで上昇して選択ゲートMOSトランジスタがオンする時刻t3(選択ゲート線SLの選択確定タイミング)に対して、ワード線WLがVthに低下する時刻t4(ワード線WLの選択確定タイミング)が遅れる。
【0029】
この時刻t3からt4までの遅れ時間τ1がプリチャージ期間となる。即ちこの遅れ時間τ1の間、選択された二つのNAND型セルの出力端子はオンした選択ゲートMOSトランジスタを介し、ローカルビット線BLを介して、出力ビット線Bに接続されるが、これら二つのNAND型セルの全てのメモリトランジスタはまだ全てオン状態(非選択状態)に保たれている。これにより、第1のメモリブロック1aの接地電位VSSと、第2のメモリブロック1bの電源電位VDDが出力ビット線Bを介して短絡されて、前サイクルの読出しデータにより“H”または“L”のままフローティングとなっていた出力ビット線BはVDD/2にプリチャージされる。その後、時刻t4でワード線選択が確定して、選択された二つのNAND型セル内の一方のメモリトランジスタがオフとなり、前述のコンプリメンタル動作により出力ビット線Bは、VDDまたはVSSに遷移する。
以上のようにこの実施例によると、ワード線確定の前に自動的に出力ビット線およびローカルビット線がVDD/2にプリチャージされ、これにより、高速で確実なデータ読出しができる。
【0030】
図11は、ロウデコーダ3の別の構成例を示す。これは、図7におけるデコーダRD5を、デコーダRD51,RD52の2段構成として、ロウデコーダ3を全体で4段構成としたものである。カラムデコーダを先の実施例と同じとすれば、カラムデコーダに比べてロウデコーダでの遅延が大きくなる。この結果、図12に示すように、カラム選択にτ2だけ遅れてロウ選択が確定するというタイミング関係が得られる。したがってこの遅れ時間τ2の間に、先の実施例と同様に、出力ビット線Bのプリチャージを行うことができる。
【0031】
この発明は、NOR型マスクROMにも同様に適用できる。図13は、NOR型マスクROMに適用した実施例の要部構成を示す。ロウデコーダおよびカラムデコーダにより共通にアドレス選択される第1のメモリブロック1a,第2のメモリブロック1bが用いられ、NOR型セルMCには第1,第2のメモリブロック1a,1bの間で反転したデータパターンとなるように、対応する番地に逆データが書かれる。また、第1のメモリブロック1aではメモリセル基準端子はVSSに、第2のメモリブロック1bではメモリセル基準端子はVDDに設定される。
【0032】
NOR型マスクROMの場合、ワード線WLは非選択状態で“L”(例えばVSS)、選択状態で“H”(例えばVDD)とされる。また、セルMCの二値データは、ワード線の“H”,“L”レベルの間の第1のしきい値状態と、“H”レベルより高い第2のしきい値状態のいずれかとして記憶される。データ読出しは、選択されたメモリセルがデータに応じてオン,オフする事による電流引き込みの有無を検出することにより行われる。したがって、第1,第2のメモリブロック1a,1bの対応する番地のセルを同時に選択して出力ビット線に接続すると、先の実施例と同様のコンプリメンタル動作によるデータセンスが可能となる。
【0033】
この発明は、上記実施例に限られず、各種PROM,EPROMにも適用することができる。
【0034】
【発明の効果】
以上述べたようにこの発明による半導体記憶装置では、反転パターンのデータを書き込んだ第1,第2のメモリブロックを用意し、各メモリブロックの基準端子を互いに異なる第1,第2の基準電位に設定して、これらのメモリブロックのコンプリメンタル動作によるデータ読出しを行わせることにより、耐ノイズ性と高速性能の向上を図ることができる。
【図面の簡単な説明】
【図1】 この発明の一実施例によるマスクROMのブロック構成を示す。
【図2】 同実施例のメモリブロックの具体構成を示す。
【図3】 第1のメモリブロックの一部の詳細な構成を示す。
【図4】 図3の一部の更に詳細な構成を示す。
【図5】 図3に対応する第2のメモリブロックの詳細な構成を示す。
【図6】 同実施例のデータパターン例を示す。
【図7】 同実施例のデコーダの構成を示す。
【図8】 同実施例のカラムセレクタの構成を示す。
【図9】 同実施例のデータ読出し動作を示す。
【図10】 同実施例のプリチャージ動作を説明する為の図である。
【図11】 他の実施例のロウデコーダ構成を示す。
【図12】 同実施例の動作タイミングを示す。
【図13】 他の実施例のマスクROMの要部構成を示す。
【符号の説明】
1a…第1のメモリブロック、1b…第2のメモリブロック、2…アドレスバッファ、3…ロウデコーダ、4…カラムデコーダ、5a,5b…カラムセレクタ回路、6…差動型センスアンプ回路、7…出力回路。
Claims (2)
- 複数本のローカルビット線と、このローカルビット線と交差して配設された複数本のワード線と、これらのワード線と前記ローカルビット線の各交差部に配置されてそれぞれ所定のデータが書き込まれ、前記ワード線により選択的に駆動される複数のメモリセルとを備え、前記各メモリセルの基準端子が接地電位に設定されている第1のメモリブロックと、
前記第1のメモリブロックと対称パターンをなして複数本ずつのローカルビット線とワード線、および複数のメモリセルがレイアウトされ、各メモリセルは前記第1のメモリブロック内の対応する番地のメモリセルとは逆データが書き込まれ、かつ基準端子が電源電位に設定された第2のメモリブロックと、
前記第1、第2のメモリブロック内の相対応する番地のメモリセルを出力ビット線のプリチャージ後に同時に選択し、この選択された二つのメモリセルの出力端子をそれぞれ選択されたローカルビット線を介して一つの出力ビット線に接続する選択手段と、
この選択手段により選択された二つのメモリセルが前記接地電位及び前記電源電位の間に直列接続されて一方がオン、他方がオフとなるコンプリメンタル動作を行うことによる前記出力ビット線の電位変化を検出することで前記メモリセルのデータを判定する差動型センス手段と
を有することを特徴とする半導体記憶装置。 - 前記第1、第2のメモリブロックの各メモリセルは、それぞれ異なるワード線により駆動される複数のMOSトランジスタが直列接続されて構成され、これらのMOSトランジスタが前記ワード線が非選択状態にあるときにオンするNAND型セルであり、
前記選択手段は、前記第1、第2のメモリブロック内の対応するNAND型セルを選択して、この選択されたNAND型セルの出力端子をそれぞれ選択された前記ローカルビット線を介して同時に前記出力ビット線に接続するメモリセル選択手段と、前記第1、第2のメモリブロックの対応するワード線を前記出力ビット線のプリチャージ後に同時に選択するワード線選択手段とを有し、
前記出力ビット線は、前記ワード線選択手段によるワード線選択の確定前に、前記第1、第2のメモリブロック内の選択されたNAND型セルを介して前記接地電位及び前記電源電位の中間電位にプリチャージされる
ことを特徴とする請求項1記載の半導体記憶装置。
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