JPH0554684A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0554684A JPH0554684A JP3218326A JP21832691A JPH0554684A JP H0554684 A JPH0554684 A JP H0554684A JP 3218326 A JP3218326 A JP 3218326A JP 21832691 A JP21832691 A JP 21832691A JP H0554684 A JPH0554684 A JP H0554684A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- circuit
- output
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ＯＴＰＲＯＭ（One Time Programable Read
Only Memory）等の不揮発性メモリの実際のメモリセル
に試験用データを書込むことなく、アドレスバッファの
動作試験を容易かつ迅速に行う。 【構成】 半導体記憶装置１は、アドレスバッファ２の
出力用の各信号線のそれぞれに接続され外部から全ての
アドレスデータ入力端子に“Ｈ”レベル信号が入力され
たとき、前記各正負のアドレス信号の論理レベルを判断
しアドレスバッファ２が正常動作した場合にのみ第１の
正常動作確認信号を出力する第１試験回路ＮＡ1 、ＮＯ
2 と、前記各信号線のそれぞれに接続され外部から全て
の前記アドレスデータ入力端子に“Ｌ”レベル信号が入
力されたとき、前記各正負のアドレス信号の論理レベル
を判断しアドレスバッファ２が正常動作した場合にのみ
第２の正常動作確認信号を出力する第２試験回路Ｎ
Ａ2 、ＮＯ1 と、を備える。
Only Memory）等の不揮発性メモリの実際のメモリセル
に試験用データを書込むことなく、アドレスバッファの
動作試験を容易かつ迅速に行う。 【構成】 半導体記憶装置１は、アドレスバッファ２の
出力用の各信号線のそれぞれに接続され外部から全ての
アドレスデータ入力端子に“Ｈ”レベル信号が入力され
たとき、前記各正負のアドレス信号の論理レベルを判断
しアドレスバッファ２が正常動作した場合にのみ第１の
正常動作確認信号を出力する第１試験回路ＮＡ1 、ＮＯ
2 と、前記各信号線のそれぞれに接続され外部から全て
の前記アドレスデータ入力端子に“Ｌ”レベル信号が入
力されたとき、前記各正負のアドレス信号の論理レベル
を判断しアドレスバッファ２が正常動作した場合にのみ
第２の正常動作確認信号を出力する第２試験回路Ｎ
Ａ2 、ＮＯ1 と、を備える。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置（以
下、メモリという。）に係り、特にＯＴＰＲＯＭ（One
Time Programable Read Only Memory）等の不揮発性メ
モリのアドレスバッファを組立後に試験するアドレスバ
ッファ試験回路に関する。
下、メモリという。）に係り、特にＯＴＰＲＯＭ（One
Time Programable Read Only Memory）等の不揮発性メ
モリのアドレスバッファを組立後に試験するアドレスバ
ッファ試験回路に関する。
【０００２】ＯＴＰＲＯＭはＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）と異なり、紫外線消
去用窓が設けられていないため、組立後のＯＴＰＲＯＭ
のセルに一度データを書き込んでしまうと、外部よりデ
ータを消去する方法がない。このため実際のメモリセル
にデータを書き込まなくても全アドレスバッファが正常
に動作しているか否かを迅速かつ容易に判別することが
可能なアドレスバッファ試験回路が要望されている。
Programmable Read Only Memory）と異なり、紫外線消
去用窓が設けられていないため、組立後のＯＴＰＲＯＭ
のセルに一度データを書き込んでしまうと、外部よりデ
ータを消去する方法がない。このため実際のメモリセル
にデータを書き込まなくても全アドレスバッファが正常
に動作しているか否かを迅速かつ容易に判別することが
可能なアドレスバッファ試験回路が要望されている。
【０００３】
【従来の技術】図５に従来のＯＴＰＲＯＭの内部構成ブ
ロック図を示す。ＯＴＰＲＯＭからデータを読み出す場
合には、まず、外部からアドレス信号Ａ 0 〜Ａn をアド
レスバッファ２が受取る。アドレスバッファ２は、イン
バータを用いてこのアドレス信号Ａ0 〜Ａn から正のア
ドレス信号および負のアドレス信号を生成する。さらに
アドレスバッファ２は、生成した正負のアドレス信号か
ら、ロウアドレス信号およびコラムアドレス信号を生成
し、対応する信号線を介してロウデコーダ（Row Decode
r ）３にロウアドレス信号として出力し、コラムデコー
ダ（Column Decoder）４にコラムアドレス信号として出
力する。これによりロウデコーダ３は、ロウアドレス信
号により指定された図示しないワード線を選択する。こ
の選択されたワード線により、セルアレイ５上に列方向
に並んだ１組のメモリセルが選択されると、これらのメ
モリセルのデータは図示しないビット線（データ線とも
呼ぶ）に転送されることとなる。一方、コラムデコーダ
４は、コラムアドレス信号により指定された図示しない
ビット線を選択して列方向のメモリセルを選択する。こ
れによりメモリセルの一単位が選択され、当該選択され
たメモリセルのデータがゲート６を介してセンスアンプ
（Ｓ／Ａ）７に出力されることとなる。センスアンプ７
は当該出力されたデータが“Ｈ”であるか“Ｌ”である
かを判定し、その結果を出力バッファ８の出力端子Ｏ1
〜Ｏn を介して外部に出力する。この場合において、セ
ンスアンプ７の結果の出力は出力バッファ８のトライス
テートバッファＴ、…、Ｔを介して出力されるが、これ
らのトライステートバッファＴ、…、Ｔは反転ＯＥ信号
が“Ｌ”の場合にセンスアンプからのデータを出力端子
Ｏ1 〜Ｏn に出力し、反転ＯＥ信号が“Ｈ”の場合には
フローティング状態（ハイインピーダンス状態）とな
る。
ロック図を示す。ＯＴＰＲＯＭからデータを読み出す場
合には、まず、外部からアドレス信号Ａ 0 〜Ａn をアド
レスバッファ２が受取る。アドレスバッファ２は、イン
バータを用いてこのアドレス信号Ａ0 〜Ａn から正のア
ドレス信号および負のアドレス信号を生成する。さらに
アドレスバッファ２は、生成した正負のアドレス信号か
ら、ロウアドレス信号およびコラムアドレス信号を生成
し、対応する信号線を介してロウデコーダ（Row Decode
r ）３にロウアドレス信号として出力し、コラムデコー
ダ（Column Decoder）４にコラムアドレス信号として出
力する。これによりロウデコーダ３は、ロウアドレス信
号により指定された図示しないワード線を選択する。こ
の選択されたワード線により、セルアレイ５上に列方向
に並んだ１組のメモリセルが選択されると、これらのメ
モリセルのデータは図示しないビット線（データ線とも
呼ぶ）に転送されることとなる。一方、コラムデコーダ
４は、コラムアドレス信号により指定された図示しない
ビット線を選択して列方向のメモリセルを選択する。こ
れによりメモリセルの一単位が選択され、当該選択され
たメモリセルのデータがゲート６を介してセンスアンプ
（Ｓ／Ａ）７に出力されることとなる。センスアンプ７
は当該出力されたデータが“Ｈ”であるか“Ｌ”である
かを判定し、その結果を出力バッファ８の出力端子Ｏ1
〜Ｏn を介して外部に出力する。この場合において、セ
ンスアンプ７の結果の出力は出力バッファ８のトライス
テートバッファＴ、…、Ｔを介して出力されるが、これ
らのトライステートバッファＴ、…、Ｔは反転ＯＥ信号
が“Ｌ”の場合にセンスアンプからのデータを出力端子
Ｏ1 〜Ｏn に出力し、反転ＯＥ信号が“Ｈ”の場合には
フローティング状態（ハイインピーダンス状態）とな
る。
【０００４】ところで、ＥＰＲＯＭのアドレスバッファ
の試験を行う場合には、実際のメモリセルに試験用デー
タを書き込んでゆき、その書き込んだデータを読出し
て、正しく読み出されるか否かをチェックする方法が一
般的である。しかしながら、ＯＴＰＲＯＭは紫外線消去
用窓が設けられていないので、プラスチック等で封止し
た後にメモリセルにデータを書き込んでしまうと、書き
込んだデータを消去することができない。そこで、ウェ
ーハプロービングテストにおいてのみ試験用データの書
込みを行い、アドレスバッファの動作試験をした後、メ
モリセルに書き込まれた試験用データを全て消去して組
み立てを行っていた。
の試験を行う場合には、実際のメモリセルに試験用デー
タを書き込んでゆき、その書き込んだデータを読出し
て、正しく読み出されるか否かをチェックする方法が一
般的である。しかしながら、ＯＴＰＲＯＭは紫外線消去
用窓が設けられていないので、プラスチック等で封止し
た後にメモリセルにデータを書き込んでしまうと、書き
込んだデータを消去することができない。そこで、ウェ
ーハプロービングテストにおいてのみ試験用データの書
込みを行い、アドレスバッファの動作試験をした後、メ
モリセルに書き込まれた試験用データを全て消去して組
み立てを行っていた。
【０００５】
【発明が解決しようとする課題】上述のように、ＯＴＰ
ＲＯＭにおいてはプラスチック封止後にアドレスバッフ
ァの試験を行うことはできず、組み立て工程以降で発生
するアドレスバッファの動作不良については、完全な試
験を行うことが困難であるという問題点があった。
ＲＯＭにおいてはプラスチック封止後にアドレスバッフ
ァの試験を行うことはできず、組み立て工程以降で発生
するアドレスバッファの動作不良については、完全な試
験を行うことが困難であるという問題点があった。
【０００６】そこで、本発明の目的は、実際のメモリセ
ルに試験用データを書込むことなく、アドレスバッファ
の動作試験を容易かつ迅速に行うことが可能な半導体記
憶装置を提供することにある。
ルに試験用データを書込むことなく、アドレスバッファ
の動作試験を容易かつ迅速に行うことが可能な半導体記
憶装置を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体記憶装置（１）は、アドレスデータ
入力端子（Ａ0 〜Ａn ）から入力されたアドレスデータ
に基づいて正のアドレス信号および負のアドレス信号を
生成し、前記各正負のアドレス信号を当該正負のアドレ
ス信号に対応して配線された信号線を介してデコーダ
（３、４）に出力するアドレスバッファ（２）を有する
とともに、前記各信号線のそれぞれに接続され、外部か
ら全ての前記アドレスデータ入力端子（Ａ0 〜Ａn ）に
“Ｈ”レベル信号が入力されたとき、前記各正負のアド
レス信号の論理レベルを判断して、前記アドレスバッフ
ァ（２）が正常動作した場合にのみ第１の正常動作確認
信号を出力する第１試験回路（ＮＡ1 、ＮＯ2 ）と、前
記各信号線のそれぞれに接続され、外部から全ての前記
アドレスデータ入力端子（Ａ0 〜Ａn ）に“Ｌ”レベル
信号が入力されたとき、前記各正負のアドレス信号の論
理レベルを判断して、前記アドレスバッファ（２）が正
常動作した場合にのみ第２の正常動作確認信号を出力す
る第２試験回路（ＮＡ2 、ＮＯ1 ）と、を備えて構成す
る。
め、本発明の半導体記憶装置（１）は、アドレスデータ
入力端子（Ａ0 〜Ａn ）から入力されたアドレスデータ
に基づいて正のアドレス信号および負のアドレス信号を
生成し、前記各正負のアドレス信号を当該正負のアドレ
ス信号に対応して配線された信号線を介してデコーダ
（３、４）に出力するアドレスバッファ（２）を有する
とともに、前記各信号線のそれぞれに接続され、外部か
ら全ての前記アドレスデータ入力端子（Ａ0 〜Ａn ）に
“Ｈ”レベル信号が入力されたとき、前記各正負のアド
レス信号の論理レベルを判断して、前記アドレスバッフ
ァ（２）が正常動作した場合にのみ第１の正常動作確認
信号を出力する第１試験回路（ＮＡ1 、ＮＯ2 ）と、前
記各信号線のそれぞれに接続され、外部から全ての前記
アドレスデータ入力端子（Ａ0 〜Ａn ）に“Ｌ”レベル
信号が入力されたとき、前記各正負のアドレス信号の論
理レベルを判断して、前記アドレスバッファ（２）が正
常動作した場合にのみ第２の正常動作確認信号を出力す
る第２試験回路（ＮＡ2 、ＮＯ1 ）と、を備えて構成す
る。
【０００８】
【作用】本発明によれば、第１試験回路（ＮＡ1 、ＮＯ
2 ）は、外部から全ての前記アドレスデータ入力端子
（Ａ0 〜Ａn）に“Ｈ”レベル信号が入力されたとき、
前記各正負のアドレス信号の論理レベルを判断して、前
記アドレスバッファ（２）が正常動作した場合にのみ第
１の正常動作確認信号を出力する。第２試験回路（ＮＡ
2 、ＮＯ1 ）は、外部から全ての前記アドレスデータ入
力端子（Ａ0 〜Ａn ）に“Ｌ”レベル信号が入力された
とき、前記各正負のアドレス信号の論理レベルを判断し
て、前記アドレスバッファ（２）が正常動作した場合に
のみ第２の正常動作確認信号を出力する。
2 ）は、外部から全ての前記アドレスデータ入力端子
（Ａ0 〜Ａn）に“Ｈ”レベル信号が入力されたとき、
前記各正負のアドレス信号の論理レベルを判断して、前
記アドレスバッファ（２）が正常動作した場合にのみ第
１の正常動作確認信号を出力する。第２試験回路（ＮＡ
2 、ＮＯ1 ）は、外部から全ての前記アドレスデータ入
力端子（Ａ0 〜Ａn ）に“Ｌ”レベル信号が入力された
とき、前記各正負のアドレス信号の論理レベルを判断し
て、前記アドレスバッファ（２）が正常動作した場合に
のみ第２の正常動作確認信号を出力する。
【０００９】したがって、実際のメモリセルに試験用デ
ータを書込むことなく、アドレスバッファを直接試験す
ることができるため、アドレスバッファの動作試験を容
易かつ迅速に行うことが可能となる。
ータを書込むことなく、アドレスバッファを直接試験す
ることができるため、アドレスバッファの動作試験を容
易かつ迅速に行うことが可能となる。
【００１０】
【実施例】次に、図１および図２を参照して本発明の実
施例を説明する。図１に本発明にかかるＯＴＰＲＯＭの
基本構成ブロック図を示す。図５の従来のＯＴＰＲＯＭ
と同一の部分には同一の符号を付し、その詳細な説明を
援用する。図５の従来例と異なる点は、アドレスバッフ
ァ２の試験を行うアドレスバッファ試験回路９と、外部
からの試験モード設定信号（ＶHH信号）によりＯＴＰＲ
ＯＭ１の動作モードを通常動作モードから試験モードに
切換えるための切換信号Ｓ C を出力するＶHH検出回路１
０と、出力バッファ８内に切換信号によりセンスアンプ
７からの出力またはアドレスバッファ試験回路９からの
出力を選択的に切換えて出力端子Ｏ1 〜Ｏ4 から出力す
る切換回路１１と、を備えた点である。
施例を説明する。図１に本発明にかかるＯＴＰＲＯＭの
基本構成ブロック図を示す。図５の従来のＯＴＰＲＯＭ
と同一の部分には同一の符号を付し、その詳細な説明を
援用する。図５の従来例と異なる点は、アドレスバッフ
ァ２の試験を行うアドレスバッファ試験回路９と、外部
からの試験モード設定信号（ＶHH信号）によりＯＴＰＲ
ＯＭ１の動作モードを通常動作モードから試験モードに
切換えるための切換信号Ｓ C を出力するＶHH検出回路１
０と、出力バッファ８内に切換信号によりセンスアンプ
７からの出力またはアドレスバッファ試験回路９からの
出力を選択的に切換えて出力端子Ｏ1 〜Ｏ4 から出力す
る切換回路１１と、を備えた点である。
【００１１】アドレスバッファ試験回路９にはアドレス
バッファ２の各信号線が接続され、アドレスバッファ２
から出力される正のアドレス信号の論理積の否定をとる
第１ＮＡＮＤ回路ＮＡ1 と、アドレスバッファ２から出
力される正のアドレス信号の論理和の否定をとる第１Ｎ
ＯＲ回路ＮＯ1 と、アドレスバッファ２から出力される
負のアドレス信号の論理積の否定をとる第２ＮＡＮＤ回
路ＮＡ2 と、アドレスバッファ２から出力される負のア
ドレス信号の論理和の否定をとる第２ＮＯＲ回路ＮＯ2
と、を備えて構成されている。この場合において、第１
ＮＡＮＤ回路ＮＡ1 は、本発明における第１正出力試験
回路として機能し、第１ＮＯＲ回路ＮＯ 1 は第２正出力
試験回路として機能し、第２ＮＡＮＤ回路ＮＡ2 は、第
２負出力試験回路として機能し、第２ＮＯＲ回路ＮＯ2
は第１負出力試験回路として機能する。さらに第１ＮＡ
ＮＤ回路ＮＡ1 および第２ＮＯＲ回路ＮＯ2 は第１試験
回路として機能し、第２ＮＡＮＤ回路ＮＡ2 および第１
ＮＯＲ回路ＮＯ1 は第２試験回路として機能している。
バッファ２の各信号線が接続され、アドレスバッファ２
から出力される正のアドレス信号の論理積の否定をとる
第１ＮＡＮＤ回路ＮＡ1 と、アドレスバッファ２から出
力される正のアドレス信号の論理和の否定をとる第１Ｎ
ＯＲ回路ＮＯ1 と、アドレスバッファ２から出力される
負のアドレス信号の論理積の否定をとる第２ＮＡＮＤ回
路ＮＡ2 と、アドレスバッファ２から出力される負のア
ドレス信号の論理和の否定をとる第２ＮＯＲ回路ＮＯ2
と、を備えて構成されている。この場合において、第１
ＮＡＮＤ回路ＮＡ1 は、本発明における第１正出力試験
回路として機能し、第１ＮＯＲ回路ＮＯ 1 は第２正出力
試験回路として機能し、第２ＮＡＮＤ回路ＮＡ2 は、第
２負出力試験回路として機能し、第２ＮＯＲ回路ＮＯ2
は第１負出力試験回路として機能する。さらに第１ＮＡ
ＮＤ回路ＮＡ1 および第２ＮＯＲ回路ＮＯ2 は第１試験
回路として機能し、第２ＮＡＮＤ回路ＮＡ2 および第１
ＮＯＲ回路ＮＯ1 は第２試験回路として機能している。
【００１２】ＶHH検出回路１０は、例えば、図２に示す
ように、入力端子ＩＮv にソース端子Ｓが接続され、ド
レイン端子Ｄとゲート端子Ｇが短絡されたＰチャネルＭ
ＯＳトランジスタＱ1 と、ＰチャネルＭＯＳトランジス
タＱ1 のドレイン端子Ｄとゲート端子Ｇの中間接続点に
ソース端子Ｓが接続され、ゲート端子Ｇが基準電源Ｖ CC
に接続されたＰチャネルＭＯＳトランジスタＱ2 と、ゲ
ート端子ＧがＰチャネルＭＯＳトランジスタＱ2 のゲー
ト端子Ｇに共通接続され、ドレイン端子ＤがＰチャネル
ＭＯＳトランジスタＱ2 のドレイン端子Ｄに共通接続さ
れ、ソース端子Ｓがグランドに接続されたＮチャネルト
ランジスタＱ3 と、入力端子がＰチャネルＭＯＳトラン
ジスタＱ2 およびＮチャネルトランジスタＱ3 のドレイ
ン端子Ｄに接続された第１インバータＩＮＶ1 と、入力
端子が第１インバータＩＮＶ1 の出力端子に接続され、
出力端子が出力端子ＯＵＴV に接続された第２インバー
タＩＮＶ2 と、を備えて構成されている。
ように、入力端子ＩＮv にソース端子Ｓが接続され、ド
レイン端子Ｄとゲート端子Ｇが短絡されたＰチャネルＭ
ＯＳトランジスタＱ1 と、ＰチャネルＭＯＳトランジス
タＱ1 のドレイン端子Ｄとゲート端子Ｇの中間接続点に
ソース端子Ｓが接続され、ゲート端子Ｇが基準電源Ｖ CC
に接続されたＰチャネルＭＯＳトランジスタＱ2 と、ゲ
ート端子ＧがＰチャネルＭＯＳトランジスタＱ2 のゲー
ト端子Ｇに共通接続され、ドレイン端子ＤがＰチャネル
ＭＯＳトランジスタＱ2 のドレイン端子Ｄに共通接続さ
れ、ソース端子Ｓがグランドに接続されたＮチャネルト
ランジスタＱ3 と、入力端子がＰチャネルＭＯＳトラン
ジスタＱ2 およびＮチャネルトランジスタＱ3 のドレイ
ン端子Ｄに接続された第１インバータＩＮＶ1 と、入力
端子が第１インバータＩＮＶ1 の出力端子に接続され、
出力端子が出力端子ＯＵＴV に接続された第２インバー
タＩＮＶ2 と、を備えて構成されている。
【００１３】次にＶHH検出回路１０の動作について説明
する。入力端子ＩＮV に“Ｌ”レベルの反転ＯＥ信号が
入力されると、ＮチャネルトランジスタＱ3 がオン、Ｐ
チャネルＭＯＳトランジスタＱ2 がオフとなり、出力端
子ＯＵＴV には“Ｌ”レベルの切換信号ＳC が出力され
ることとなる。一方、入力端子にＶHH信号（＝反転ＯＥ
信号の電圧レベル＞＞基準電源ＶCCの電圧レベル）が入
力されると、ＮチャネルトランジスタＱ3 がオン、Ｐチ
ャネルＭＯＳトランジスタＱ2 もオンとなるが、両トラ
ンジスタＱ2 、Ｑ3 の相互コンダクタンスの比を適当に
定めることにより、出力端子には“Ｈ”レベルの切換信
号ＳC が出力されることとなる。この場合において、出
力端子に出力される切換信号ＳC の電圧レベルは反転Ｏ
Ｅ信号の電圧レベルをＰチャネルＭＯＳトランジスタＱ
1 により分圧した電圧レベルとなる。これにより後段の
回路に過大な電圧（ＶHH信号の電圧レベル）が印加され
るのを防止している。
する。入力端子ＩＮV に“Ｌ”レベルの反転ＯＥ信号が
入力されると、ＮチャネルトランジスタＱ3 がオン、Ｐ
チャネルＭＯＳトランジスタＱ2 がオフとなり、出力端
子ＯＵＴV には“Ｌ”レベルの切換信号ＳC が出力され
ることとなる。一方、入力端子にＶHH信号（＝反転ＯＥ
信号の電圧レベル＞＞基準電源ＶCCの電圧レベル）が入
力されると、ＮチャネルトランジスタＱ3 がオン、Ｐチ
ャネルＭＯＳトランジスタＱ2 もオンとなるが、両トラ
ンジスタＱ2 、Ｑ3 の相互コンダクタンスの比を適当に
定めることにより、出力端子には“Ｈ”レベルの切換信
号ＳC が出力されることとなる。この場合において、出
力端子に出力される切換信号ＳC の電圧レベルは反転Ｏ
Ｅ信号の電圧レベルをＰチャネルＭＯＳトランジスタＱ
1 により分圧した電圧レベルとなる。これにより後段の
回路に過大な電圧（ＶHH信号の電圧レベル）が印加され
るのを防止している。
【００１４】切換回路１１は、図３に示すように本実施
例の場合４個の試験用トライステートバッファＴＳ1 〜
ＴＳ4 を備えて構成されている。これらの試験用トライ
ステートバッファＴＳ1 〜ＴＳ4 は図４に示すように、
入力端子に入力端子ＩＮが接続されたインバータ２０
と、一方の入力端子に切換信号ＳC が入力され、他方の
入力端子にインバータ２０の出力端子が接続されたＮＡ
ＮＤ回路２１と、一方の入力端子に反転された切換信号
ＳC が入力され、他方の入力端子にインバータ２０の出
力端子が接続されたＮＯＲ回路２２と、ソース端子Ｓが
基準電源ＶCCに接続され、ゲート端子ＧがＮＡＮＤ回路
２１の出力端子に接続され、ドレイン端子Ｄが出力端子
ＯＵＴに接続されたＰチャネルＭＯＳトランジスタ２３
と、ソース端子Ｓがグランドに接続され、ゲート端子Ｇ
がＮＯＲ回路２２の出力端子に接続され、ドレイン端子
Ｄが出力端子ＯＵＴに接続されたＮチャネルＭＯＳトラ
ンジスタ２４と、を備えて構成されている。
例の場合４個の試験用トライステートバッファＴＳ1 〜
ＴＳ4 を備えて構成されている。これらの試験用トライ
ステートバッファＴＳ1 〜ＴＳ4 は図４に示すように、
入力端子に入力端子ＩＮが接続されたインバータ２０
と、一方の入力端子に切換信号ＳC が入力され、他方の
入力端子にインバータ２０の出力端子が接続されたＮＡ
ＮＤ回路２１と、一方の入力端子に反転された切換信号
ＳC が入力され、他方の入力端子にインバータ２０の出
力端子が接続されたＮＯＲ回路２２と、ソース端子Ｓが
基準電源ＶCCに接続され、ゲート端子ＧがＮＡＮＤ回路
２１の出力端子に接続され、ドレイン端子Ｄが出力端子
ＯＵＴに接続されたＰチャネルＭＯＳトランジスタ２３
と、ソース端子Ｓがグランドに接続され、ゲート端子Ｇ
がＮＯＲ回路２２の出力端子に接続され、ドレイン端子
Ｄが出力端子ＯＵＴに接続されたＮチャネルＭＯＳトラ
ンジスタ２４と、を備えて構成されている。
【００１５】これにより、入力された反転ＯＥ信号がＶ
HH信号の信号レベル、すなわちＶHH検出回路１０から出
力される切換信号ＳC が“Ｈ”レベル（反転された切換
信号ＳC が“Ｌ”レベル）の場合には出力端子ＯＵＴに
は、４個の試験用トライステートバッファＴＳ1 〜ＴＳ
4 を介して入力端子ＩＮに入力された入力信号、すなわ
ちアドレスバッファ試験回路９の出力信号の反転信号が
出力される。この場合に、通常動作用トライステートバ
ッファＴ、…、Ｔには、インバータ１２を介して、
“Ｌ”レベルの信号が印加され、“Ｈ”インピーダンス
状態となり、センスアンプ７の出力信号が試験に影響を
及ぼすことはない。
HH信号の信号レベル、すなわちＶHH検出回路１０から出
力される切換信号ＳC が“Ｈ”レベル（反転された切換
信号ＳC が“Ｌ”レベル）の場合には出力端子ＯＵＴに
は、４個の試験用トライステートバッファＴＳ1 〜ＴＳ
4 を介して入力端子ＩＮに入力された入力信号、すなわ
ちアドレスバッファ試験回路９の出力信号の反転信号が
出力される。この場合に、通常動作用トライステートバ
ッファＴ、…、Ｔには、インバータ１２を介して、
“Ｌ”レベルの信号が印加され、“Ｈ”インピーダンス
状態となり、センスアンプ７の出力信号が試験に影響を
及ぼすことはない。
【００１６】また、切換信号ＳC が“Ｌ”レベル（反転
した切換信号ＳC が“Ｈ”レベル）の場合には４個の試
験用トライステートバッファＴＳ1 〜ＴＳ4 の出力端子
ＯＵＴは、ハイインピーダンス状態となり、センスアン
プ７等の他の回路に影響を及ぼすことはない。一方、イ
ンバータ１２から出力される切換信号は“Ｈ”レベル、
反転された切換信号ＳC が“Ｌ”レベルとなるので出力
端子Ｏ1 〜Ｏn には、センスアンプ７の出力データの反
転信号が出力されることとなる。
した切換信号ＳC が“Ｈ”レベル）の場合には４個の試
験用トライステートバッファＴＳ1 〜ＴＳ4 の出力端子
ＯＵＴは、ハイインピーダンス状態となり、センスアン
プ７等の他の回路に影響を及ぼすことはない。一方、イ
ンバータ１２から出力される切換信号は“Ｈ”レベル、
反転された切換信号ＳC が“Ｌ”レベルとなるので出力
端子Ｏ1 〜Ｏn には、センスアンプ７の出力データの反
転信号が出力されることとなる。
【００１７】次に、アドレスバッファ試験回路９の動作
について説明する。この場合において、アドレスデータ
が全て“Ｈ”レベルまたは全て“Ｌ”レベルの場合に
は、ロウデコーダ３およびコラムデコーダ４は、データ
をセルアレイ５に書き込まないものとする。
について説明する。この場合において、アドレスデータ
が全て“Ｈ”レベルまたは全て“Ｌ”レベルの場合に
は、ロウデコーダ３およびコラムデコーダ４は、データ
をセルアレイ５に書き込まないものとする。
【００１８】いま、反転ＯＥ端子にＶHH信号を印加し試
験モードにする。つづいて、アドレスバッファ２の入力
端子Ａ0 〜Ａn に入力される全アドレスデータを“Ｌ”
レベルにすれば、アドレスバッファ２が正常動作してい
るとすれば、第１ＮＯＲ回路ＮＯ1 から“Ｌ”レベルの
信号が出力端子Ｏ2 を介して出力され、第２ＮＡＮＤ回
路ＮＡ2 から“Ｈ”レベルの信号が出力端子Ｏ3 を介し
て出力されることとなる。
験モードにする。つづいて、アドレスバッファ２の入力
端子Ａ0 〜Ａn に入力される全アドレスデータを“Ｌ”
レベルにすれば、アドレスバッファ２が正常動作してい
るとすれば、第１ＮＯＲ回路ＮＯ1 から“Ｌ”レベルの
信号が出力端子Ｏ2 を介して出力され、第２ＮＡＮＤ回
路ＮＡ2 から“Ｈ”レベルの信号が出力端子Ｏ3 を介し
て出力されることとなる。
【００１９】また、アドレスバッファ２に入力される全
アドレスデータを“Ｈ”レベルにすれば、アドレスバッ
ファ２が正常動作しているとすれば、第１ＮＡＮＤ回路
ＮＡ 1 から“Ｈ”レベルの信号が出力端子Ｏ1 を介して
出力され、第２ＮＯＲ回路ＮＯ2 から“Ｌ”レベルの信
号が出力端子Ｏ4 を介して出力されることとなる。
アドレスデータを“Ｈ”レベルにすれば、アドレスバッ
ファ２が正常動作しているとすれば、第１ＮＡＮＤ回路
ＮＡ 1 から“Ｈ”レベルの信号が出力端子Ｏ1 を介して
出力され、第２ＮＯＲ回路ＮＯ2 から“Ｌ”レベルの信
号が出力端子Ｏ4 を介して出力されることとなる。
【００２０】もし、アドレスバッファの動作が異常な場
合、例えば、アドレスバッファ内で断線や短絡（ショー
ト）等の異常があれば、上述の論理出力が反転されて出
力されるので、アドレスバッファの動作異常を検出する
ことができる。
合、例えば、アドレスバッファ内で断線や短絡（ショー
ト）等の異常があれば、上述の論理出力が反転されて出
力されるので、アドレスバッファの動作異常を検出する
ことができる。
【００２１】以上の実施例においては、アドレスバッフ
ァ２を一括して試験していたが、アドレスバッファ２の
出力端子を複数のグループに分割し、それぞれについて
上述したような論理回路を設け、各グループごとに試験
することも可能である。
ァ２を一括して試験していたが、アドレスバッファ２の
出力端子を複数のグループに分割し、それぞれについて
上述したような論理回路を設け、各グループごとに試験
することも可能である。
【００２２】また、以上の実施例では論理回路として、
ＮＡＮＤ回路とＮＯＲ回路を用いていたが、他の論理回
路、例えば、ＡＮＤ回路とＯＲ回路を用いることも可能
である。さらに例えば第１ＮＯＲ回路に代えて、ＯＲ回
路を用い、このＯＲ回路の出力と第２ＮＡＮＤ回路の出
力との論理積をとるＡＮＤ回路を設けることにより、１
つの出力端子から正常動作確認のデータを得るようなこ
とも可能である。
ＮＡＮＤ回路とＮＯＲ回路を用いていたが、他の論理回
路、例えば、ＡＮＤ回路とＯＲ回路を用いることも可能
である。さらに例えば第１ＮＯＲ回路に代えて、ＯＲ回
路を用い、このＯＲ回路の出力と第２ＮＡＮＤ回路の出
力との論理積をとるＡＮＤ回路を設けることにより、１
つの出力端子から正常動作確認のデータを得るようなこ
とも可能である。
【００２３】さらに以上の実施例では、半導体記憶装置
として、ＯＴＰＲＯＭのみについて述べたが、他の揮発
姓並びに不揮発性半導体記憶装置のアドレスバッファの
試験にも適用することが可能である。例えば、ＥＰＲＯ
Ｍに本発明を適用すれば、アドレスバッファ自体の動作
不良を試験することができる。
として、ＯＴＰＲＯＭのみについて述べたが、他の揮発
姓並びに不揮発性半導体記憶装置のアドレスバッファの
試験にも適用することが可能である。例えば、ＥＰＲＯ
Ｍに本発明を適用すれば、アドレスバッファ自体の動作
不良を試験することができる。
【００２４】さらにまた、以上の実施例では、アドレス
バッファ試験回路の出力を出力バッファを介して出力し
ていたが、試験用端子を別個に設けて出力させることも
可能である。この場合には、ＶHH検出回路１０および切
換回路１１は不要となる。
バッファ試験回路の出力を出力バッファを介して出力し
ていたが、試験用端子を別個に設けて出力させることも
可能である。この場合には、ＶHH検出回路１０および切
換回路１１は不要となる。
【００２５】
【発明の効果】本発明によれば、第１試験回路は、外部
から全てのアドレスデータ入力端子に“Ｈ”レベル信号
が入力されたとき、各正負のアドレス信号の論理レベル
を判断して、アドレスバッファが正常動作した場合にの
み第１の正常動作確認信号を出力する。第２試験回路
は、外部から全てのアドレスデータ入力端子に“Ｌ”レ
ベル信号が入力されたとき、各正負のアドレス信号の論
理レベルを判断して、アドレスバッファが正常動作した
場合にのみ第２の正常動作確認信号を出力する。したが
って、実際にメモリセルに試験用データを書き込むこと
なしに、アドレスバッファの試験を行うことができるの
で、ＯＴＰＲＯＭ等のようなデータ消去が不可能な半導
体記憶装置がプラスチック封止された後においても、ア
ドレスバッファ自体の動作確認を行うことができ、半導
体記憶装置の品質レベルを向上させることができる。
から全てのアドレスデータ入力端子に“Ｈ”レベル信号
が入力されたとき、各正負のアドレス信号の論理レベル
を判断して、アドレスバッファが正常動作した場合にの
み第１の正常動作確認信号を出力する。第２試験回路
は、外部から全てのアドレスデータ入力端子に“Ｌ”レ
ベル信号が入力されたとき、各正負のアドレス信号の論
理レベルを判断して、アドレスバッファが正常動作した
場合にのみ第２の正常動作確認信号を出力する。したが
って、実際にメモリセルに試験用データを書き込むこと
なしに、アドレスバッファの試験を行うことができるの
で、ＯＴＰＲＯＭ等のようなデータ消去が不可能な半導
体記憶装置がプラスチック封止された後においても、ア
ドレスバッファ自体の動作確認を行うことができ、半導
体記憶装置の品質レベルを向上させることができる。
【図１】本発明のＯＴＰＲＯＭの基本構成を示すブロッ
ク図である。
ク図である。
【図２】ＶHH検出回路の構成図である。
【図３】切換回路の構成図である。
【図４】トライステートバッファの詳細構成を示す図で
ある。
ある。
【図５】従来のＯＴＰＲＯＭの基本構成を示すブロック
図である。
図である。
１…ＯＴＰＲＯＭ ２…アドレスバッファ ３…ロウデコーダ ４…コラムデコーダ ５…セルアレイ ６…ゲート ７…センスアンプ ８…出力バッファ ９…アドレスバッファ試験回路 １０…ＶHH検出回路 １１…切換回路 １２…インバータ ２０…インバータ ２１…ＮＡＮＤ回路 ２２…ＮＯＲ回路 ２３…ＰチャネルＭＯＳトランジスタ ２４…ＮチャネルＭＯＳトランジスタ ＳC …切換信号 ＴＳ1 〜ＴＳ4 …試験用トライステートバッファ Ｔ…通常動作用トライステートバッファ
Claims (3)
- 【請求項１】 アドレスデータ入力端子（Ａ0 〜Ａn ）
から入力されたアドレスデータに基づいて正のアドレス
信号および負のアドレス信号を生成し、前記各正負のア
ドレス信号を当該正負のアドレス信号に対応して配線さ
れた信号線を介してデコーダ（３、４）に出力するアド
レスバッファ（２）を有する半導体記憶装置（１）であ
って、 前記各信号線のそれぞれに接続され、外部から全ての前
記アドレスデータ入力端子（Ａ0 〜Ａn ）に“Ｈ”レベ
ル信号が入力されたとき、前記各正負のアドレス信号の
論理レベルを判断して、前記アドレスバッファ（２）が
正常動作した場合にのみ第１の正常動作確認信号を出力
する第１試験回路（ＮＡ1 、ＮＯ2 ）と、 前記各信号線のそれぞれに接続され、外部から全ての前
記アドレスデータ入力端子（Ａ0 〜Ａn ）に“Ｌ”レベ
ル信号が入力されたとき、前記各正負のアドレス信号の
論理レベルを判断して、前記アドレスバッファ（２）が
正常動作した場合にのみ第２の正常動作確認信号を出力
する第２試験回路（ＮＡ2 、ＮＯ1 ）と、を備えたこと
を特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記第１試験回路は、前記正のアドレス信号の論理レベ
ルを判断して正常動作しているか否かを判別する第１正
出力試験回路（ＮＡ1 ）と、前記負のアドレス信号の論
理レベルを判断して正常動作しているか否かを判別する
第１負出力試験回路（ＮＯ2 ）と、を備え、 前記第２試験回路は、前記正のアドレス信号の論理レベ
ルを判断して正常動作しているか否かを判別する第２正
出力試験回路（ＮＯ1 ）と、前記負のアドレス信号の論
理レベルを判断して正常動作しているか否かを判別する
第２負出力試験回路（ＮＡ2 ）と、を備えたことを特徴
とする半導体記憶装置。 - 【請求項３】 請求項１または請求項２記載の半導体記
憶装置において、 前記半導体記憶装置は、複数のデータ出力端子（Ｏ1 〜
Ｏn ）と、外部からの試験指示信号（ＶHH）の入力を検
出する試験指示信号検出回路（１０）と、を有し、 前記第１試験回路（ＮＡ1 、ＮＯ2 ）の出力端子および
前記第２試験回路（ＮＡ2 、ＮＯ1 ）の出力端子は、切
換回路（１１）を介して前記データ出力端子（Ｏ1 〜Ｏ
n ）の少なくとも一部（Ｏ1 〜Ｏ4 ）に接続され、 前記切換回路（１１）は、前記試験指示信号検出回路
（１０）により外部からの試験指示信号（ＶHH）が検出
されると、前記第１試験回路（ＮＡ1 、ＮＯ2 ）および
前記第２試験回路（ＮＡ2 、ＮＯ1 ）の出力を前記接続
されたデータ出力端子（Ｏ1 〜Ｏ4 ）に出力させること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218326A JPH0554684A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218326A JPH0554684A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554684A true JPH0554684A (ja) | 1993-03-05 |
Family
ID=16718102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218326A Withdrawn JPH0554684A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554684A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001256213A (ja) * | 2000-03-09 | 2001-09-21 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US6824645B2 (en) | 1999-02-24 | 2004-11-30 | Sca Hygiene Products Gmbh | Oxidized cellulose-containing fibrous materials and products made therefrom |
| WO2006003704A1 (ja) * | 2004-07-02 | 2006-01-12 | Spansion Llc | メモリシステム、およびその試験方法 |
-
1991
- 1991-08-29 JP JP3218326A patent/JPH0554684A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6824645B2 (en) | 1999-02-24 | 2004-11-30 | Sca Hygiene Products Gmbh | Oxidized cellulose-containing fibrous materials and products made therefrom |
| JP2001256213A (ja) * | 2000-03-09 | 2001-09-21 | Mitsubishi Electric Corp | マイクロコンピュータ |
| WO2006003704A1 (ja) * | 2004-07-02 | 2006-01-12 | Spansion Llc | メモリシステム、およびその試験方法 |
| US7281180B2 (en) | 2004-07-02 | 2007-10-09 | Spansion Llc | Memory system and test method therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4651304A (en) | EPROM memory device having a test circuit | |
| US4807188A (en) | Nonvolatile memory device with a high number of cycle programming endurance | |
| JPH04149900A (ja) | 半導体記憶装置のテスト方法 | |
| KR940006611B1 (ko) | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 | |
| KR930009462B1 (ko) | 반도체 기억장치 | |
| JPH06176585A (ja) | 半導体記憶装置 | |
| JPH07201196A (ja) | 集積回路メモリのためのダイナミック冗長回路 | |
| JP2001022650A (ja) | 半導体不揮発性記憶装置 | |
| JPH0679440B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0313680B2 (ja) | ||
| US5397946A (en) | High-voltage sensor for integrated circuits | |
| EP0520696B1 (en) | Semiconductor memory/integrated circuit device with discriminator for diagnostic mode of operation | |
| US7657802B2 (en) | Data compression read mode for memory testing | |
| US20030095438A1 (en) | Nonvolatile semiconductor memory device having function of determining good sector | |
| JP3268732B2 (ja) | 不揮発性半導体メモリ | |
| JPH0554684A (ja) | 半導体記憶装置 | |
| KR100610716B1 (ko) | 반도체 기억 장치 및 그 테스트 방법 | |
| KR100313555B1 (ko) | 소거기능의테스트용테스트회로를가진비휘발성반도체메모리 | |
| JP3615561B2 (ja) | 半導体メモリ | |
| KR100609567B1 (ko) | 플래쉬 메모리 소자 및 그 소거 검증 방법 | |
| US7212455B2 (en) | Decoder of semiconductor memory device | |
| JP3889161B2 (ja) | 半導体集積回路装置 | |
| JP2954080B2 (ja) | 不揮発性半導体メモリ | |
| JPH023188A (ja) | 不揮発性半導体記憶装置 | |
| JPH01155595A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |