SU1624534A1

SU1624534A1 - Буферное запоминающее устройство

Info

Publication number: SU1624534A1
Application number: SU894648849A
Authority: SU
Inventors: Алексей Васильевич Запалатовский; Татьяна Александровна Захарова
Original assignee: Предприятие П/Я А-3592
Priority date: 1989-02-07
Filing date: 1989-02-07
Publication date: 1991-01-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в технических средствах отображени информации на телевизионном индикаторе, в частности в растровом графическом дисплее. Целью изобретени вл етс повышение быстродействи устройства. Устройство содержит N модулей пам ти, входы и выходы которых соединены с интерфейсными выходами и входами соответствующих контроллеров пам ти, выходы которых подключены к информационным входам параллельно- последовательного регистра, а входы адреса записи, данных и управлени записью соединены с выходами соответствующих блоков буферной пам ти, входы выборки контроллеров пам ти подключены к выходам дешифратора, входы которого соединены с выходами преобразовател адреса, выходы параллельно-последовательного регистра подключены к информационным входам мультиплексора. Цель изобретени достигаетс введением преобразовател адреса, обеспечивающего такое распределение кодов элементов изображени (ЭЙ) между модул ми пам ти, при котором эффект распараллеливани циклов записи сохран етс при любой входной последовательности адресов ЭЙ. 4 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано в технических средствах отображени графической информации на телевизионном индикаторе , в частности в растровом графическом дисплее.

Целью изобретени вл етс повышение быстродействи устройства.

На фиг. 1 представлена структурна схема буферного запоминающего устройства; на фиг. 2 - фрагмент растра диспле ; на фиг. 3 - схема преобразовател адреса; на фиг. 4 - схема контроллера и блока модул пам ти.

Буферное запоминающее устройство (фиг. 1) содержит входы 1 адреса записи, входы 2 данных и управлени , входы 3 синхронизации и управлени чтением, входы 4 адреса чтени , преобразователь 5 адреса, дешифратор 6, N блоков 7 буферной пам ти, N контроллеров 8 пам ти.N модулей 9 пам ти , параллельно-последовательный регистр 10 и мультиплексор 11.

Преобразователь 5 адреса (фиг. 3) содержит элементы НЕ 12 и 13 и сумма1 эр 14.

Контроллер 8 и модуль 9 пам ти (фиг. 4) содержат блок управлени 15, регистры 16 и 17, мультиплексоры 18-21 и блоки 22 и 23 пам ти.

Каждый модуль 9 пам ти (МП) содержит два блока 22 и 23 пам ти, каждый из которых может поддерживать изображение на экране либо загружатьс по входным магистрал м . Наличие двойного кадрового МП,

О

ю ел со

организованного так, что пока один блок пам ти доступен дл внешнего процессора, в другом осуществл етс процедура регенерации изображени на экране, позвол ет производить подготовку нового изображени во врем демонстрации предыдущего.

Процесс построени изображени в растровом графическом дисплее заключаетс в том, что графический процессор диспле вычисл ет растровые координаты и коды цвета элементов изображени (ЭЙ) и по магистрал м адреса записи, данных и команд записыва.ет коды ЭЙ в буферное (растровое) ЗУ.

Известно, что организаци растрового ЗУ в виде р да модулей, каждый из которых снабжен собственным контроллером, позвол ет повышать производительность ЗУ за счет распараллеливани процессов записи в отдельных модул х пам ти (МП). Такое распараллеливание происходит наиболее эффективно, когда последовательность вырабатываемых графическим процессором ЭЙ равномерно распредел етс между всеми МП. Скорость записи в этом случае максимальна и составл ет N/T ЭИ/С, где N - число МП, Т - длительность цикла записи микросхем пам ти. Если ЭЙ последовательности подают лишь в часть МП, эффект распараллеливани снижаетс и производительность ЗУ по записи ниже максимальной. Когда все ЭЙ последовательности адресуютс в один и тот же МП, скорость записи минимальна и составл ет 1/Т ЭИ/С.

На быстродействие и сложность растрового ЗУ вли ют четыре его основные характеристики: N - число МП ЗУ; К - глубина буфера FIFO; функци определени МП дл размещени ЭЙ с координатами X, У - S (х, у) и функци определени адреса ЭЙ внутри модул а (х, у).

Эти характеристики подлежат оптимизации при разработке ЗУ. Число МП N и глубина буфера FIFO К выбираютс , исход из требуемого быстродействи , равномерности растра информационной емкости микросхем пам ти, особенностей отображаемой информации.

При N 2 функци а (х, у) непосредственно получаетс из адреса ЭЙ на растре отбрасыванием п младших разр дов, потери времени на вычисление а (х, у) в этом случае отсутствуют.

Функци S (х, у), кодорую реализует введенный в устройство преобразователь адреса , выбираетс из следующих соображений.

Дл обеспечени регенерации изображени на экране со скоростью телевизионной развертки примен етс , как правило.

параллельна выборка кодов ЭЙ, последовательно расположенных на строке развертки , из всех МП. Следовательно, функци S (х. у) должна обеспечивать на всех строках

растра последовательное распределение ЭЙ по всем МП. При записи последовательности вырабатываемых графическим процессором ЭЙ должна обеспечиватьс минимальна частота выборки одноимен0 ных МП. Следовательно, функци S (х, у) должна обеспечивать в соседних строках изменение пор дка следовани ЭЙ, одним из вариантов такого изменени могут быть сдвинутые друг относительно друга после5 довательности распределени ЭЙ.

Иллюстрацией применени изложенных соображений может служить рассматриваемый далее вариант технической реализации предлагаемого запоминающего

0 устройства дл растрового дисплей. В нем прин то N 23 8. На фиг. 2 представлен фрагмент растра диспле , где кажда клетка , соответствующа ЭЙ, помечена номером МП, в котором записан ее код. Функци

5 S (х, у), реализующа такое распределение, имеет вид S (х, у) (х + 6 у) mod 8 и выполн етс двухразр дным двоичным сумматором, как показано на фиг. 3.

Как видно из фиг. 2, при формировании,

0 например, отрезков пр мых эффект распараллеливани циклов записи присутствует при любом угловом положении отрезка.

Буферное запоминающее устройство работает при записи кодов ЭЙ от графиче5 ского процессора следующим образом.

По входам 1 и 2 поступают от графического процессора экранный адрес ЭЙ, его код, команда записи на соответствующие входы блоков буферной пам ти (ББП) 7. Со0 провождающии синхронизирующий сигнал поступает на соответствующие входы контроллеров 8 пам ти.

Адрес ЭЙ поступает, кроме того, на вход преобразовател 5 адреса, который в соот5 ветствии с функцией определени S (х, у) формирует на своем выходе код номера МП, который поступает на вход дешифратора 6. На одном из выходов дешифратора 6 по вл етс сигнал выборки, который поступает

0 на вход выборки контроллера 8, выбранного МП 9. Если в данный момент выбранный контроллер 8 не зан т процессом записи в МП 9, то адрес и код ЭЙ из ББП 7 с режимом доступа FIFO по сигналу управлени , посту5 пающему от контроллера 8 пам ти, занос тс в регистры контроллера, который начинает формировать цикл записи в МП 9. ББП 7 передает в процессор сигнал ответа, подтверждающий прием кода и адреса ЭЙ. после чего запоминающее устройство готово к приему следующего ЭЙ. Если в момент прихода сигнала выборки выбираемый контроллер пам ти зан т процессором записи в МП 9, то адрес и код ЭЙ записываютс в соответствующий ББП 7, который выдает сигнал, подтверждающий прием данных.

В случае, если ББП 7 заполнен полностью , выдача сигнала, подтверждающего прием кода и адреса ЭЙ, задерживаетс до завершени текущего цикла записи МП 9, после чего в контроллер 8 передаютс очередные адрес и код ЭЙ из ББП 7. По окончании этой процедуры ББП 7 может осуществить прием новых адреса и кода ЭЙ по входам 1 и 2 и выдать сигнал, подтверждающий прием адреса и кода ЭЙ.

Запоминающее устройство работает при чтении информации на экран следующим образом.

По входам 4 на вход адреса чтени контроллеров 8 пам ти от синхронизатора диспле поступает адрес чтени данных на экран. По входам 3 на входы контроллеров 8 пам ти поступают сигналы синхронизации и управлени чтением, под действием которых из всех МП параллельно считываютс коды ЭЙ. Считанные коды параллельно занос тс в регистр 10 и затем подвергаютс в нем циклическому сдвигу. При этом на выходах разр дов регистра 10, подключенных к входам мультиплексора 11. формируютс сдвинутые по фазе последовательности кодов ЭЙ. Мультиплексор 11, управл емый младшими разр дами вертикальной составл ющей адреса ЭЙ на экране , передает на выход устройства ту из последовательностей кодов ЭЙ, в которой на данной строке растра скомпенсирован сдвиг, внесенный при записи в МП 9 преобразователем 5 адреса. Таким образом, на

Claims

экране ЭЙ отображаютс без сдвигов в полном соответствии с их экранными адресами. Формула изобретени Буферное запоминающее устройство,

содержащее N блоков буферной пам ти, N модулей пам ти, N контроллеров пам ти, информационные выходы и входы которых соединены с входами и выходами соответствующих модулей пам ти, входы адреса записи , данных и управлени записью подключены к выходам соответствующих блоков буферной пам ти, информационные входы которых вл ютс входами адреса записи , данных и управлени записью устройства , входы синхронизации и управлени чтением контроллеров пам ти вл ютс одноименными входами устройства и соединены с управл ющими входами параллельно-последовательного регистра,

информационные входы которого подключены к информационным выходам контроллеров пам ти, входы выборки которых соединены с соответствующими выходами дешифратора, а выходы ответа подключены

к управл ющим входам соответствующих блоков буферной пам ти, выходы ответа которых вл ютс одноименным выходом устройства , отличающеес тем, что. с целью повышени быстродействи , в устройство введены преобразователь адреса и мультиплексор, причем входы и выходы преобразовател адреса подключены соответственно к входам адреса записи устройства и к входам дешифратора, выходы параллельно-последовательного регистра соединены с информационными входами мультиплексора, выходы которого вл ютс выходами устройства, а управл ющие входы подключены к входам адреса чтени контроллеров пам ти и вл ютс входами адреса чтени устройства.

1 Мф

frESfr291

xf07-

-

Фиг.З