KR920005835Y1 - 동화 처리장치에서의 선로 지연 회로 - Google Patents

동화 처리장치에서의 선로 지연 회로 Download PDF

Info

Publication number
KR920005835Y1
KR920005835Y1 KR2019900013433U KR900013433U KR920005835Y1 KR 920005835 Y1 KR920005835 Y1 KR 920005835Y1 KR 2019900013433 U KR2019900013433 U KR 2019900013433U KR 900013433 U KR900013433 U KR 900013433U KR 920005835 Y1 KR920005835 Y1 KR 920005835Y1
Authority
KR
South Korea
Prior art keywords
signal
line
line memory
data
output
Prior art date
Application number
KR2019900013433U
Other languages
English (en)
Other versions
KR920005540U (ko
Inventor
허재수
Original Assignee
주식회사 금성사
이헌조
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 금성사, 이헌조 filed Critical 주식회사 금성사
Priority to KR2019900013433U priority Critical patent/KR920005835Y1/ko
Publication of KR920005540U publication Critical patent/KR920005540U/ko
Application granted granted Critical
Publication of KR920005835Y1 publication Critical patent/KR920005835Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/79—Processing of colour television signals in connection with recording
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/77—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Processing Of Color Television Signals (AREA)

Abstract

내용 없음.

Description

동화 처리장치에서의 선로 지연 회로
제 1 도는 본 고안의 선로 지연 회로 블럭 구성도.
제 2 도는 본 고안의 동작을 설명하기 위한 타임챠트.
제 3 도는 종래의 선로 지연 회로 블럭 구성도.
제 4 도는 종래의 선로 지연 회로의 타임챠트.
* 도면의 주요부분에 대한 부호의 설명
1, 5 : D플립플롭 2, 3 : 라인 메모리
4 : 멀티 플렉서 6 : 타이밍 로직부
본 고안은 동화(童畵 ; 이하 '움직이는 화면'이라 칭함)처리 장치에서의 선로 지연(Line delay)회로에 관한것으로, 특히 디코더를 통해 해독한 뮤즈(Muse)신호 데이타를 일시적으로 라인 메모리에 저장한후 지연하여 출력하는데 적합하도록 간단하게 개량한 동화 처리 장치에서의 선로 지연 회로에 관한 것이다.
종래의 움직이는 화면 장치에서의 선로 지연회로는 제 3 도에 도시한 바와같이 입력단자(I)로 부터 입력된 데이타(Di)는 D플립플롭(10)에 인가되고, 상기 D플립플릅(10)을 통한 출력은 서로 병렬로 연결된 다수개의 라인 메모리(12-16)의 공통 입력단자(Di1-Di8)에 동시에 입력되도록 구성하며, 상기 라인 메모리(12-16)의 공통 출력 단자(Do1-Do8) 또한 D플립플릅(17)의 입력단 버스와 병렬로 접속되도록 구성하고, 휘도 및 색제어신호(Y/)와 소정의 클럭(CLK) 이 인가되는 타이밍 로직부(11)의 출력단(Q1-Q5)으로 부터 해독/기록신호(R/)가 다수개의 라인 메모리(12-16)에 각각 인가되도록 구성한 것으로, 그의 동작 관계를 설명하면 다음과 같다.
입력단자(I)로 부터 입력된 데이타(Di)는 제 4 도의 (b)와 같이 휘도신호와 색신호가 시분할 다증되어 D풀립플릅(10)을 통해 각 라인 메모리(12-16)의 공통 입력단자(Di1-Di8)에 입력된다.
이때 타이밍 로직부(11)에서는 제 4 도의 (c)와 같은 휘도 및 색 제어신호(/C)와 제 4 도의 (a)와 같은 클럭을 입력받아 제 4 도의 (d) 내지 (h)와 같은 제어 신호를 출력단자(Q1-Q5)를 통해 각 라인 메모리(12-16)의 해독/기록 단자(R/)에 인가하면, 첫번째 라인 메모리(12)에는 제 4 도의 (d)와 같은 기륵 신호 타이밍에 의해 입력 데이타(Di) 중 색신호 데이타(C1)가 기억되고, 두번째 라인 메모리(13)와 세번째 및 네번째 라인메모리(14),(15)에는 각각 제 4 도의 (e), (f), (g)와 같은 기록 신호 타이밍에 의해 입력 데이타(Di)의 휘도신호(Y1)가 기억된다.
또한 다섯번째의 라인 메모리(16)에는 제 4 도의 (h)와 같은 기록신호 타이밍에 의해 입력 데이타(Di)중 색신호(C2)가 기억되고, 상기 라인 메모리(13-15)에 순차적으로 기억된 휘도신호(Y1)데이타는 제 4 도의(e), (f), (g)와 같이 타이밍 로직부(11)의 두번째 기록신호 타이밍에 의해 순차적으로 추출되어 제 4 도의 (i)와 같은 타이밍으로 각 라인 메모리(12-16)의 공통 출력단가(Do1-Do8)에 출력되므로 입력데이타(Di)의 휘도신호(Y1)에 비해 'I'라인 지연되게 하고, 또한 색신호 부분일 경우에는 첫번째 라인 메모리(12)에 기억된 색신호(C1)는 제 4 도의 (d)와 같은 기록신호 타이밍에 의해 색신호(C3)가 독출되므로 색신호 테이타는 '2'라인 지연된다.
이와같이 종래에는 해독/기록 동작이 주기적으로 반복되므로서 전체적으로 휘도신호 데이타는 'I'라인 지연되고, 색신호 데이타는 '2'라인 지연이 이루어지게 한 것이다.
그러나 이와같은 종래의 선로 지연회로는 라인 메모리를 다수개 사용함으로서 회로의 구성이 복잡할 뿐만아니라, 각각의 라인 메모리에 대응하는 제어신호를 순차적으로 발생하는 타이밍 로직부 또한 구성이 복잡함으로써 하드웨어 장치가 대형화 되는 문제점이 있었다.
본 고안은 상기한 종래의 문제점을 해소하기 위하여 안출된 것으로, 라인 메모리의 출력단에 멀티플렉서를 개재하여 타이밍 로직부의 제어신호에 따라 입력 데이타를 직렬 방식으로 기억하고, 휘도 제어신호 기간 및 색 제어신호 기간에 따라 라인 메모리를 선택할 수 있게하여 하드웨어 장치를 보다 소형화 시킬수 있도록 한통화 처리 장치에서의 지연 선로 회로를 제공하고자 하는 것을 그 목적으로 하는 것으로, 이하 첨부된 도면에 의하여 본 고안을 상세히 설명하면 다음과 같다.
제 1 도에 도시한 바와같이 본 고안은 입력측 D플립플롭(1)을 통해 입력되는 입력 데이타(Di)중 타이밍 로직부(6)의 1차 기록신호 클리어()신호에 의해 시분할 다중화된 색신호(C1) 및 휘도신호(Y1)의 1라인분 데이타를 제 1라인 메모리(2)에 기억시키는 수단과; 상기 타이밍 로직부(6)의 1차 해독신호 클리어()신호에 의해 상기 제 1 라인 메모리(2)로 부터 기억된 1라인분 데이타를 멀티플렉서(4)의 일측 입력단(B)과 제 2 라인 메모리(3)에 입력 및 기억시키는 수단과; 상기 타이밍 로직부(6)의 2차 기록/해독 신호 클리어()신호에 의해 1라인 지연된 데이타를 기억하고 있던 상기 제 2 라인 메모리(3)로 부터 2라인 지연된 데이타를 상기 멀티플렉서(4)의 다른 입력단(A)에 인가시키는 수단과 ; 상기 타이밍 로직부(6)에 인가되는 휘도/색 제어신호(/C)가 상기 멀티플렉서(4)의 선택단자(S)에 가해져 휘도 제어 신호 기간에는 상기 제 1 라인 메모리(2)의 출력을 선택하고, 색 제어신호 기간에는 제 2 라인 메모리(3)의 출력을 선택하여 출력측의 D플립플롭(5)으로 출력시키는 수단으로 이루어지는 것을 특징으로 하는 것이다.
이와같이 이루어진 본 고안의 작용효과를 제 2 도를 참조하여 설명하면 다음과 같다.
먼저, 입력단자(I)에 인가되는 입력 테이타(Di)는 제 2 도의 (나)와 같이 휘도신호(Y1),(Y2)와, 색신호(C1), (C2), (C3)가 시분할 다중화 방식으로 입력측 D플립플롭(1)에 인가된다.
이러한 입력 테이타(Di)가 D플립플롭(1)을 통해 제 1 라인 메모리(2)의 입력단자(Di1-D18)에 인가되면 타이밍 로직부(6)로 부터는 제 2 도의 (d)와 같은 기록신호 클리어()신호가 제 1 라인 메모리(2)의 기록신호 입력단자에 인가되어 입력데이타(Di)중에서 색신호(C1) 및 휘도신호(Y1)의 '1'라인분에 대한 데이타가 기억된다.
'1'라인 기간이 지난후 타이밍 로직부(6)에서는 다시 제 2 도의 (e)와 같은 해독신호 클리어()신호를 상기 제 1 라인 메모리(2)에 인가한다.
이때 제 1 라인 메모리(2)는 '1'라인 지연된 데이타를 출력단자(Do1-Do8)를 통해 제 2라인 메모리(3)의 입력단자(Di1-Di8) 및 멀티플렉서(4)의 다른 입력단자(B)에 출력시킨다.
한편, 제 2 라인 메모리(3)에 입력된 1라인 지연된 데이타는 제 1라인 메모리(2)에서의 해독/기록과정과 마찬가지로 동작된다.
이와같은 동작에 의해 다시 1라인 지연되어 제 2 라인 메모리(3)의 출력단자(Do1-Do8)를 통해서는 제 2 도의 (f)와 같은 2라인 지연된 데이타가 멀티플렉서(4)의 일측 입력단자(A)에 인가된다.
이때 멀티플렉서(4)에서는 그의 선택단자(S)에 입력되는 휘도 및 색 제어신호(/C)에 의해 휘도 제어신호 기간에는 제 2 도의 (g)와 같은 제 1 라인 메모리(2)에 저장된 1라인분 지연 데이타를 선택하게 되며, 색 제어신호 기간에는 제 2도의 (f)와 같은 제 2 라인 메모리(3)에 저장된 2라인분 지연 데이타를 선택하여 멀티 플렉서(4)의 출력단자(C)를 통하여 제 2 도의 (h)와 같은 데이타를 출력하게 된다.
따라서 휘도신호(Y)는 1라인 지연되고, 색신호(C)는 2라인 지연된 출력신호를 얻을수가 있는 것이다.
이상에서와 같이 본 고안에 의하면 종래와 같이 다수개의 라인 메모리를 구성하지 않더라도 원하는 지연 데이타를 얻을수가 있으므로 움직이는 화면 처리 장치의 지연회로를 보다 간략화하여 제품공정의 단순화 및 원가 절감을 꾀할수 있는 실용적인 고안인 것이다.

Claims (1)

  1. 입력측 D풀립플롭(1)을 통해 입력되는 입력 데이타(Di)중 타이밍 로직부(6)의 1차 기록신호 클리어()신호에 의해 시분할 다중화된 색신호(C1) 및 휘도신호(Y1)의 1라인분 데이타를 제 1라인 메모리(2)에 기억시키는 수단과; 상기 타이밍 로직부(6)의 1차 해독신호 클리어()신호에 의해 상기 제 1 라인 메모리(2)로 부터 기억된 1라인분 데이타를 멀티플렉서(4)의 일측 입력단(B)과 제 2 라인 메모리(3)에 입력 및 기억시키는 수단과; 상기 타이밍 로직부(6)의 2차 기록/해독신호 클리어()신호에 의해 1라인 지연된 데이타를 기억하고 있던 상기 제 2 라인 메모리(3)로 부터 2라인 지연된 데이타를 상기 멀티플렉서(4)의 다른 입력단(A)에 인가시키는 수단과; 상기 타이밍 로직부(6)에 인가되는 휘도/색 제어신호(/C))가 상기 멀티플렉서(4)의 선택단자(S)에 가해져 휘도 제어신호 기간에는 상기 제 1 라인 메모리(2)의 출력을 선택하고, 색 제어신호 기간에는 제 2 라인 메모리(3)의 출력을 선택하여 출력측의 D플립플롭(5)으로 출력시키는 수단으로 이루어지는 것을 특징으로 하는 동화 처리 장치에서의 선로 지연 회로.
KR2019900013433U 1990-08-31 1990-08-31 동화 처리장치에서의 선로 지연 회로 KR920005835Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019900013433U KR920005835Y1 (ko) 1990-08-31 1990-08-31 동화 처리장치에서의 선로 지연 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019900013433U KR920005835Y1 (ko) 1990-08-31 1990-08-31 동화 처리장치에서의 선로 지연 회로

Publications (2)

Publication Number Publication Date
KR920005540U KR920005540U (ko) 1992-03-26
KR920005835Y1 true KR920005835Y1 (ko) 1992-08-22

Family

ID=19302894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019900013433U KR920005835Y1 (ko) 1990-08-31 1990-08-31 동화 처리장치에서의 선로 지연 회로

Country Status (1)

Country Link
KR (1) KR920005835Y1 (ko)

Also Published As

Publication number Publication date
KR920005540U (ko) 1992-03-26

Similar Documents

Publication Publication Date Title
US5689347A (en) Signal processing apparatus
EP0205908A2 (en) Method and system for smooth-scrolling
JPS6324767A (ja) テレビジョン画像表示装置
US4951143A (en) Memory configuration for unsynchronized input and output data streams
KR920005835Y1 (ko) 동화 처리장치에서의 선로 지연 회로
US4318097A (en) Display apparatus for displaying a pattern having a slant portion
TW333736B (en) Circuit for interpolating scan lines of a video signal and method of using same
KR100232028B1 (ko) 모자이크 효과 발생 장치
JPS62208766A (ja) 映像合成装置
JPS5566181A (en) Double-screen display television picture receiver
JPS57154981A (en) Artificial interlacing circuit
US4707690A (en) Video display control method and apparatus having video data storage
SU1626262A1 (ru) Буферное запоминающее устройство
JPS6488627A (en) Display device
JPH06131248A (ja) 記憶データ読出制御装置
SU1624534A1 (ru) Буферное запоминающее устройство
JP2587225B2 (ja) 固体撮像装置
SU1182508A1 (ru) Устройство дл отображени информации на экранах телевизионных приемников
KR970006315Y1 (ko) 영상 메모리 입.출력 장치
SU1656588A2 (ru) Устройство дл отображени информации на цветном индикаторе
JP2994928B2 (ja) ビデオプリンタ
JPH05161094A (ja) デジタルビデオラインを記憶するためのプログラマブル装置
SU1334395A1 (ru) Устройство дл воспроизведени изображени
SU1032478A1 (ru) Устройство дл отображени графической информации на экране телевизионного приемника
SU1552402A1 (ru) Устройство коррекции ркостной составл ющей телевизионного сигнала

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 19971229

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee