JP2866563B2

JP2866563B2 - 光加入者伝送システムの終端処理回路

Info

Publication number: JP2866563B2
Application number: JP5284728A
Authority: JP
Inventors: 浩之松尾
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-11-15
Filing date: 1993-11-15
Publication date: 1999-03-08
Anticipated expiration: 2014-03-08
Also published as: JPH07143585A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光加入者伝送システム
の端局装置に組み込まれる終端処理回路に関する。

【０００２】次世代の公衆通信網として、一般家庭など
の加入者と局（端局）とを光ファイバで結ぶ光加入者網
の構築が進められている。既存の回線交換網とほぼ同等
のサービスを提供する低速デジタル光加入者伝送システ
ム（低速システム）では、同一波長（１．３μｍ帯）の
光によるＴＣＭ伝送方式（ピンポン伝送方式）の双方向
通信が行われる。

【０００３】

【従来の技術】図６は光加入者伝送システム１の構成を
示すブロック図、図７は伝送形態を示す模式図である。

【０００４】光加入者伝送システム（以下では「伝送シ
ステム」という）１は、いわゆる低速システムであっ
て、局内の加入者線端局装置（ＳＬＴ）２、各加入者宅
内の光加入者網ユニット（ＯＮＵ）３、１６分岐型の光
スターカプラ４、ＳＬＴ２と光スターカプラ４とを結ぶ
光ファイバ５、光スターカプラ４と各ＯＮＵ３とを結ぶ
光ファイバ６から構成されている。光スターカプラ４
は、例えば加入者宅に近い電柱などに設置される。

【０００５】ＳＬＴ２は、光−電気変換機能を含む種々
の機能を有したインタフェースであり、図示しない多重
化伝送装置などを介して交換機７と接続される。ＯＮＵ
３には、電話機やファクシミリ装置などの通信機器８が
接続される。

【０００６】伝送システム１では、１本の光ファイバ５
で複数（最大で１６）の加入者（＃１〜１６）に対応し
たデータを伝送するための多重方式として、下りストリ
ームについては、時分割多重（ＴＤＭ）方式が採用さ
れ、上りストリームについては、時分割多元接続（ＴＤ
ＭＡ：ＴｉｍｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅ
Ａｃｃｅｓｓ）方式が採用されている。

【０００７】すなわち、図７に示すように、下りストリ
ーム期間においては、各加入者宛のデータを時分割で多
重化した下りフレームＤＦが、ＳＬＴ２から全てのＯＮ
Ｕ３へ加入者を区別することなく伝送される。各ＯＮＵ
３は、ＩＤコードに基づいて自己宛のデータのみを取り
込む。なお、ＯＮＵ３の動作を規定するクロックは、下
りフレームＤＦから一定周波数成分を抽出することによ
って生成される。

【０００８】上りストリーム期間においては、下りフレ
ームＤＦの受信から所定時間が経過したタイミングで、
各ＯＮＵ３から上りフレーム（バーストデータ）ＵＦが
送り出され、これら上りフレームＵＦが順にＳＬＴ２に
よって受信される。

【０００９】ここで、光スターカプラ４と各ＯＮＵ３と
の間の物理的な距離が均一ではないので、下りフレーム
ＤＦの受信タイミングのバラツキに起因して、各加入者
に対応した上りフレームＵＦが時間的に重なってしまう
おそれがある。

【００１０】そこで、伝送システム１においては、各Ｏ
ＮＵ３に対して上りフレームＵＦの送出タイミングが指
定される。具体的には、局側からＯＮＵ３に対して遅延
測定フレーム（ＤＭＦ）の送出が要求され、その要求か
らＤＭＦの到着までの所要時間に応じて、下りフレーム
ＤＦの後端の受信から上りフレームＵＦの送出までのタ
イムスロット数（クロック数）が設定される。そして、
そのタイムスロット数が以降の下りフレームＤＦに組み
込まれる。なお、加入者毎のデータ遅延量の測定は、呼
毎に実データの伝送の前処理としてポーリング形式で行
われる。

【００１１】さて、伝送路長に依存する伝送遅延時間
が、ＴＣＭ伝送のタイミングの基準となる局内クロック
の周期（タイムスロット）と一致することはほとんどな
いので、上述したように上りフレームＵＦの送出タイミ
ングを指定したとしても、ＳＬＴ２が受信する上りフレ
ームＵＦと局内クロックとが非同期となる。つまり、上
りフレームＵＦと局内クロックとの間に不特定の位相差
が生じる。また、その位相差は加入者毎に異なる。

【００１２】このため、上りフレームＵＦのタイムスロ
ットにおける中央付近（データ値の安定した区間）での
データ取込みを実現する上で、ＳＬＴ２において、上り
フレームＵＦの位相を局内クロックの位相に合わせる終
端処理（位相乗せ換え処理ともいう）を行う必要があ
る。

【００１３】図８は従来の終端処理回路５０の構成を示
すブロック図、図９は上りフレームＵＦのサンプリング
の一例を示す模式図、図１０はフレームパターン検出の
一例を示す図、図１１はエッジ検出の一例を示す図であ
る。

【００１４】図８において、終端処理回路５０には、光
−電気変換後の上りフレームＵＦであるバーストデータ
Ｄｉｎが入力される。バーストデータＤｉｎは、遅延回
路５１によって、局内クロックＣＫの周期ＴＳより短い
一定時間ずつ段階的に遅延される。順に位相がシフトし
た各遅延段階のバーストデータＤｉｎは、局内クロック
ＣＫに同期して同時にシフトレジスタ５２に取り込まれ
る。つまり、遅延回路５１とシフトレジスタ５２とによ
って、時間軸上の等間隔のｎ個のポイントでバーストデ
ータＤｉｎのサンプリングが行われる。

【００１５】なお、遅延回路５１の遅延段数及び遅延ス
テップ幅（サンプリング間隔）は、図９に示すようにサ
ンプリング範囲Ｗが１タイムスロットＴＳより長くなる
ように適当に選定されている。図９の例では、サンプリ
ングポイント数ｎは「６」であり、この場合には、互い
に異なる位相φ１〜φ６を有した６つのバーストデータ
Ｄｉｎが生成されることになる。

【００１６】シフトレジスタ５２は、局内クロックＣＫ
に同期した所定段数のデータシフトを行い、順に取り込
んだ合計ｍ×ｎ（フレームパターンＦＰのビット数×サ
ンプリング数）個のサンプリングデータ、すなわち各位
相φ１〜φｎのバーストデータＤｉｎにおける連続した
ｍビット分のデータを、フレームパターン検出部５５へ
パラレルに出力する。また、シフトレジスタ５２は、各
位相φ１〜φｎについて同一シフト段階のサンプリング
データを１つずつ抽出した合計ｎ個のサンプリングデー
タをエッジ検出部５３及びセレクタ５８へ出力する。

【００１７】フレームパターン検出部５５は、各位相φ
１〜φｎのサンプリングデータがフレームパターンＦＰ
と一致するか否かを示すｎビットの検出データＤＡを出
力する。検出データＤＡは、レジスタ５６に一時的に格
納された後、デコーダ５７へ送られる。

【００１８】ここで、フレームパターンＦＰは、フレー
ム同期のために上りフレームＵＦの固定位置に組み込ま
れるビット列である。図１０の例では、フレームパター
ンＦＰは８ビットであって、各ビットｂ０〜ｂ７の値に
応じて論理レベルを設定したｍ（＝８）個のサンプリン
グデータの論理積演算によって、位相φ１についての検
出結果データＤＡ−φ１が生成されている。

【００１９】位相φ１がバーストデータＤｉｎの各ビッ
トにおける中央付近の位相であれば、ｍ個のサンプリン
グデータとフレームパターンＦＰとが一致し、検出結果
データＤＡ−φ１は「Ｈ」レベルとなる。なお、図示は
省略したが、他の位相φ２〜φｎについても、位相φ１
と同様の論理回路によってフレームパターン検出が行わ
れる。

【００２０】一方、エッジ検出部５３は、フレームパタ
ーン検出のみによる場合に比べてより確実な終端処理を
実現するために設けられており、バーストデータＤｉｎ
の各ビットのエッジの位置（データ値変化点）を示す検
出データＤＢをレジスタ５４へ出力する。

【００２１】検出データＤＢは、図１１（ａ）に示すよ
うにビット毎に交互に値が変化するプリアンブルＰＲを
利用し、図１１（ｂ）に示すように、隣接するサンプリ
ングポイントに対応した２つの位相のサンプリングデー
タについて、排他的論理和演算を行うことによって生成
される。図１１の例では位相φ１，φ２，φ５，φ６が
エッジに対応している。なお、実際には、エッジ付近で
はジッタによってサンプリング値が不定となる場合が多
い。

【００２２】デコーダ５７は、レジスタ５６からの検出
データＤＡ、及びレジスタ５４からの検出データＤＢの
値の組み合わせに応じて、予め定められている１つの位
相φｘ（φ１〜φｎのいずれか）を示す位相選択データ
Ｄφをセレクタ５８へ送る。

【００２３】セレクタ５８は、位相選択データＤφに基
づいて、シフトレジスタ５２から入力されたサンプリン
グデータ（バーストデータＤｉｎ）の内、位相φｘのデ
ータを出力バーストデータＤｏｕｔとして選択する。

【００２４】つまり、終端処理回路５０においては、フ
レームパターン検出及びエッジ検出の結果を総合して、
上りフレームＵＦと局内クロックＣＫとの相対的な位相
関係が確定され、入出力間の遅延量を選択することによ
って、バーストデータＤｉｎに対する位相調整が行われ
る。

【００２５】なお、上りストリームカウンタ部５９は、
エッジ検出及びフレームパターン検出が、プリアンブル
ＰＲ又はフレームパターンＦＰの入力時に有効となるよ
うに、レジスタ５４，５６のラッチタイミングを設定す
るために設けられている。

【００２６】

【発明が解決しようとする課題】上述したように、伝送
システム１においては、ＤＭＦによって伝送遅延量が測
定され、上りフレームＵＦの送出タイミングが指定され
る。これにより、原理的には、局側において各加入者の
上りフレームＵＦの到着（ＳＬＴ２による受信）の時期
を予知することができ、加入者毎に上りストリームカウ
ンタ部５９の動作タイミングを切り換えて、フレームパ
ターン検出及びエッジ検出のタイミングの適正化を図る
ことができる。

【００２７】ところが、伝送システム１の実用化の過程
で、システムの仕様として、上りフレームＵＦの送出タ
イミングをバイト単位で指定することになった。バイト
単位の指定では、実際の指定値に対応した到着予定時期
と真の到着時期との間に、ビット単位の時間差（最大１
バイト分）の生じる場合がある。例えば、測定結果に基
づく最適指定値が３０タイムスロット（３０ビット）で
あれば、実際の指定値は２４タイムスロット（３バイ
ト）とされ、６ビット分の時間差が生じる。

【００２８】従来の終端処理回路５０においては、上り
ストリームカウンタ部５９によるレジスタ５４，５６の
制御タイミングが、加入者毎の上りフレームＵＦの到着
予定時期を基準とした固定タイミングであるので、バイ
ト単位の指定に起因する時間差が生じた場合に、バース
トデータＤｉｎからフレームパターンＦＰに対応した所
定数のビット列を抽出することができず、適正な終端処
理を行うことができないという問題があった。

【００２９】このような問題を解決するため、フレーム
の到着時期の誤差を踏まえて、フレームパターン検出の
有効期間を長めに設定することが考えられる。しかし、
その場合には、フレームパターンＦＰの数倍のビット列
がフレームパターンＦＰと一致する部分を含むか否かと
いう判定を行うことになり、そのためにフレームパター
ン検出部５５の論理構成が複雑になる。つまり、フレー
ムパターン検出のための回路規模が大幅に増大してしま
い、消費電力や集積化の面で不利になる。

【００３０】また、従来においては、伝送障害などの何
らかの原因で単発的にフレームパターンＦＰが消失した
だけで同期外れが生じ、後段のフレーム保護機能が無意
味になるという問題もあった。さらに、上りストリーム
期間毎に出力位相が１ビット分ずつシフトし、後段の処
理に支障が生じるおそれがあるという問題もあった。

【００３１】本発明は、上述の問題に鑑み、回路規模の
増大を抑えつつ、バーストデータの受信タイミングのビ
ット単位の変動の影響を受けない終端処理を実現するこ
とを目的としている。特に、請求項３の発明は、フレー
ム保護機能の確立を図ることをも目的としており、請求
項４の発明は、さらに後段での誤動作の防止した高品位
の終端処理の実現を図ることをも目的としている。

【００３２】

【課題を解決するための手段】請求項１の発明に係る回
路は、上述の課題を解決するため、図１に示すように、
個々の加入者に対応したバーストデータＤｉｎを局内ク
ロックＣＫの１周期ＴＳより短い一定時間ずつ段階的に
遅延させ、各遅延段階φ１〜φｎのバーストデータＤｉ
ｎについてフレームパターン検出を行い、その検出結果
に応じて特定の遅延段階のバーストデータＤｉｎを選択
して出力する終端処理回路１０であって、前記バースト
データＤｉｎの入力に呼応して前記局内クロックＣＫに
同期したカウント動作を開始し、前記フレームパターン
検出及びその後のデータ選択のタイミングを規定するカ
ウンタ１８を有する。

【００３３】請求項２の発明に係る回路は、前記フレー
ムパターン検出の有効期間Ｔｗとして、検出信号出力期
間Ｔ１に比べて長い期間が設定されてなる。請求項３の
発明に係る回路は、前記フレームパターン検出によって
出力として選択したバーストデータＤｉｎの遅延段階
を、加入者毎に記憶するためのレジスタ２０を有し、全
ての遅延段階のバーストデータＤｉｎについてフレーム
パターンを検出できなかったときには、前記レジスタ２
０が記憶する遅延段階のバーストデータＤｉｎを選択し
て出力するように構成されてなる。

【００３４】請求項４の発明に係る回路は、各加入者毎
にバーストデータＤｉｎのビット単位の出力位相を前回
の出力位相と一致させる位相調整部２３を有する。

【００３５】

【作用】局内クロックＣＫに同期したカウンタ１８のカ
ウント値によって、フレームパターン検出を含む終端処
理のタイミングが規定される。そのカウンタ１８は、バ
ーストデータＤｉｎの入力に呼応してカウントを開始す
る。

【００３６】つまり、バーストデータＤｉｎの入力状況
がビット単位で監視され、実際にバーストデータＤｉｎ
が入力した時点を基準として終端処理が行われる。これ
により、バーストデータＤｉｎの入力タイミングが不特
定であっても、正しい終端処理を実現することができ
る。

【００３７】フレームパターン検出の検出信号出力期間
Ｔ１は、バーストデータＤｉｎに対する遅延の総遅延
量、すなわちバーストデータＤｉｎの位相を検出するた
めのサンプリング範囲Ｗに対応する。このような検出信
号出力期間Ｔ１に比べて長い有効期間Ｔｗにおいてフレ
ームパターン検出が行われる。これにより、光−電気変
換の立上がり特性などに起因して、プリアンブルＰＲの
先頭の数ビットが欠落した場合であっても、正しい終端
処理を行うことができる。

【００３８】

【実施例】図１は本発明に係る終端処理回路１０のブロ
ック図、図２は図１のビット調整部２３の構成を示すブ
ロック図、図３及び図４は図１の各部の動作を示すタイ
ミングチャートである。なお、図３は入力の先頭ビット
がプリアンブルＰＲの先頭ビットである理想的なデータ
入力状態の場合の動作を示し、図４は入力の先頭ビット
がプリアンブルＰＲの途中のビットである場合の動作を
示している。

【００３９】図１において、加入者毎に順に入力される
バーストデータＤｉｎは、遅延回路１１によって、局内
クロックＣＫの周期ＴＳより短い一定時間ずつ段階的に
遅延される。順にシフトした位相φ１〜φｎを有する各
遅延段階のバーストデータＤｉｎは、局内クロックＣＫ
に同期して同時にシフトレジスタ１２に取り込まれ、こ
れによってバーストデータＤｉｎに対するｎポイントの
サンプリングが行われる。バーストデータＤｉｎのサン
プリング範囲Ｗは、１タイムスロット（局内クロックＣ
Ｋの１周期）ＴＳより長く且つ２タイムスロットより短
い範囲とされている（ＴＳ＜Ｗ＜２×ＴＳ）。

【００４０】シフトレジスタ１２は、局内クロックＣＫ
に同期した所定段数のデータシフトを行い、順に取り込
んだ合計ｍ×ｎ個のサンプリングデータ、すなわち各位
相φ１〜φｎのバーストデータＤｉｎにおける連続した
ｍビット分のデータを、フレームパターン検出部１５へ
パラレルに出力する。また、シフトレジスタ１２は、各
位相φ１〜φｎについて同一シフト段階のサンプリング
データを１つずつ抽出した合計ｎ個のサンプリングデー
タをエッジ検出部１３へ出力する。

【００４１】フレームパターン検出部１５は、各位相φ
１〜φｎのサンプリングデータがフレームパターンＦＰ
と一致するか否かを示すｎビットの検出データＤＡを出
力する。エッジ検出部１３は、バーストデータＤｉｎの
各ビットのエッジの位置（データ値変化点）を示す検出
データＤＢをレジスタ１４へ出力する。

【００４２】検出データＤＡ，ＤＢは、レジスタ１６，
１４に一時的に格納された後、デコーダ１９へ送られ
る。デコーダ１９は、検出データＤＡ，ＤＢの値の組み
合わせに応じて、予め定められている１つの位相φｘ
（φ１〜φｎのいずれか）を示す位相選択データＤφを
出力する。そして、この位相選択データＤφに基づい
て、セレクタ２２において位相φｘのバーストデータＤ
ｉｎが出力データＤｏｕｔとして選択される。

【００４３】このように、終端処理回路１０において
も、基本的には従来と同様にフレームパターン検出及び
エッジ検出によってバーストデータＤｉｎに対する位相
調整が行われる。ただし、終端処理のタイミングは固定
ではなく、可変タイミングとされている。

【００４４】すなわち、局内クロックＣＫに同期して連
続的に出力される検出データＤＡ，ＤＢを、デコーダ１
９に入力すべき有効データとして抽出するタイミング
（レジスタ１６，１４の動作タイミング）は、位相カウ
ンタ部１８が出力するタイミング信号Ｓｔ１６，Ｓｔ１
４によって規定される。

【００４５】位相カウンタ部１８は、シフトレジスタ１
２の入力段からの各位相φ１〜ｎのバーストデータＤｉ
ｎを監視し、値「１」のビットの入力に呼応して局内ク
ロックＣＫのカウントを開始し、カウント値ＣＴＲが特
定値になったときにタイミング信号Ｓｔ１４，Ｓｔ１６
を出力する。

【００４６】本実施例では、図３に示すように、タイミ
ング信号Ｓｔ１４は、カウント値ＣＴＲが「５」〜「１
１」である７ビット分の期間にわたってアクティブとさ
れる。これは、エッジ検出を７回繰り返して検出精度を
高めるための配慮である。

【００４７】また、フレームパターン検出に係るタイミ
ング信号Ｓｔ１６は、カウント値ＣＴＲが「９」〜「１
６」である８ビット分の期間Ｔｗにわたってアクティブ
とされる。

【００４８】ここで、フレームパターン検出の結果の得
られるタイミングは、フレームパターンＦＰの全ビット
の入力後であり、各位相φ１〜ｎの内の少なくとも１つ
の検出データＤＡが「Ｈ」となる検出信号出力期間Ｔ１
は、上述のようにサンプリング範囲Ｗが設定されている
ことから３ビット分の期間となる。

【００４９】つまり、タイミング信号Ｓｔ１６のアクテ
ィブ期間（フレームパターン検出の有効期間）Ｔｗは、
検出信号出力期間Ｔ１に比べて５ビット分だけ長い。位
相カウンタ部１８を設けてフレームパターン検出のタイ
ミングを設定することにより、バーストデータＤｉｎの
入力状況がビット単位で監視されることになり、実際に
バーストデータＤｉｎが入力した時点を基準として終端
処理が行われるので、上述したようにバイト単位で上り
フレームＵＦの送出タイミングを指定することに起因し
て、実際のバーストデータＤｉｎのビット単位の入力タ
イミングが不特定であっても、確実に正規の終端処理を
実現することができる。

【００５０】そして、有効期間Ｔｗを検出信号出力期間
Ｔ１に比べて長い期間とすることにより、図３と図４と
の比較から明らかなように、何らかの原因でプリアンブ
ルＰＲの先頭部（本実施例では最大５ビット）が欠落し
た場合であっても、検出信号出力期間Ｔ１がフレームパ
ターン検出の有効期間Ｔｗ内となり、フレームパターン
検出による終端処理を行うことができる。プリアンブル
ＰＲの欠落原因としては、光−電気変換を担うアナログ
回路の応答遅れなどが挙げられる。

【００５１】なお、位相カウンタ部１８は、上りストリ
ーム期間（図６参照）の経過状況を示す上りストリーム
カウンタ部１７によって、適当なタイミングでカウント
可能状態とされる。

【００５２】ところで、上りフレームＵＦの多重化など
のフレーム単位の各種処理を行うには、局内クロックＣ
Ｋに同期したデータからフレームパターンＦＰを抽出し
てフレーム同期をとる必要がある。伝送システム１で
は、フレームパターンＦＰの抽出を可能とするために、
終端処理回路１０がＳＬＴ２内に組み込まれる。

【００５３】一般に、終端処理回路１０の後段の回路
は、安定且つ正しい通信を実現するための前方後方保護
機能を有している。すなわち、後段においては、一旦、
フレーム同期がとれれば、その後に複数フレームにわた
って連続的にフレームパターンＦＰが抽出できない状況
が発生するまでは同期状態が保持され（前方保護）、同
期外れ状態で複数フレームにわたって連続的にフレーム
パターンＦＰを抽出したときに、同期外れ状態から同期
状態への移行が行われる（後方保護）。

【００５４】このため、終端処理回路１０においては、
デコーダ１９によって選択された位相φｘを加入者（＃
１〜＃１６）毎に記憶するための位相レジスタ２０が設
けられ、伝送障害などによるデータ損失に起因して全て
の位相φ１〜ｎのバーストデータＤｉｎについてフレー
ムパターンＦＰを検出できなかったときには、位相レジ
スタ２０が記憶する位相φｘ（以前に正しくフレームパ
ターンＦＰを検出して選択された位相）のバーストデー
タＤｉｎが、出力データＤｏｕｔとして選択される。

【００５５】具体的には、位相レジスタ２０は、フレー
ムパターンＦＰが検出されたとき、すなわちｎビットの
検出データＤＡの少なくとも１ビットが「Ｈ」であると
きは、位相カウント部１８からタイミング信号Ｓｔ２０
が出力された時点で、デコーダ１９の位相選択データＤ
φの値を、今回の位相φｘ（０）としてを取り込む。フ
レームパターンＦＰが検出されないときには位相φｘ
（０）の取込みは行われず、位相レジスタ２０の内部で
は以前に取り込んだ値が、前回の位相φｘ（−１）とし
て保持される。

【００５６】そして、位相レジスタ２０の記憶内容、す
なわち今回の位相φｘ（０）又は前回の位相φｘ（−
１）は、マルチプレクサ２１を介してセレクタ２２へセ
レクト制御信号として送られる。マルチプレクサ２１
は、加入者毎の記憶内容を択一的に選択してセレクタ２
２へ送るために設けられている。

【００５７】以上の説明から明らかなように、位相レジ
スタ２０によれば、後段のフレーム保護機能を無駄にし
ない終端処理を実現することができる。しかし、デコー
ダ１９の出力に基づいて特定の位相φｘを選択するだけ
では、出力データＤｏｕｔにおいて、前回の上りストリ
ーム期間と今回の上りストリーム期間との間でビット単
位の位相ズレが生じ、後段の誤動作を招くおそれがあ
る。

【００５８】つまり、例えば図５（ａ）に示すように、
フレームパターン検出の上で出力に適したバーストデー
タＤｉｎの位相が複数であり、それらが隣接する２つの
ビットに対応する場合がある。図５の例では、前側のビ
ットＦに対応したφ２と、後側のビットＲに対応したφ
５とが出力に適した位相である。

【００５９】このような場合において、デコーダ１９に
よってエッジ検出の結果を参照して１つの位相が選択さ
れるが、その選択結果はジッタの影響を受けることから
一定ではない。

【００６０】そこで、終端処理回路１０においては、ビ
ット単位の位相ズレを防止するビット調整部２３が設け
られている。図２において、ビット調整部２３は、入力
セレクタ３１，３２、フレームパターン検出部３３，３
４、１ビット分の遅延を行うフリップフロップ３６、Ａ
ＮＤ回路３６，３７、ラッチ３８，３９、ビット位相レ
ジスタ４０、マルチプレクサ４１、及び出力セレクタ４
２から構成されている。

【００６１】入力セレクタ３１は、シフトレジスタ１２
から入力される各位相φ１〜ｎのｍビット分のサンプリ
ングデータの内、今回の位相φｘ（０）のデータを選択
的に出力する。また、入力セレクタ３２は、各位相φ１
〜ｎのｍビット分のサンプリングデータの内、前回の位
相φｘ（−１）のデータを選択的に出力する。なお、今
回の位相φｘ（０）はデコーダ１９から与えられ、前回
の位相φｘ（−１）は位相レジスタ２０から与えられ
る。

【００６２】各回の位相（同一の場合もある）につい
て、フレームパターン検出部３３，３４によりフレーム
パターン検出が行われ、フリップフロップ３６及びＡＮ
Ｄ回路３６，３７によって、フレームパターン検出部３
３，３４の出力位相のずれが検出される。

【００６３】図５（ｂ）に示すように、フレームパター
ン検出部３３，３４の出力位相が同一の場合には、前側
のビットＦを示すデータがビット位相レジスタ４０に格
納され、フレームパターン検出部３３，３４の出力位相
がずれている場合には、後側のビットＲを示すデータが
ビット位相レジスタ４０に格納される。

【００６４】ビット位相レジスタ４０には、このように
加入者毎にビット単位の位相ズレを補正するためのデー
タが格納される。なお、ビット位相レジスタ４０を設け
てデータを保持しておくことにより、上述の位相レジス
タ２０と同様に、単発的にフレームパターンＦＰの検出
ができなかった場合であっても、前回と同じ出力状態を
再現して後段での支障を避けることができる。

【００６５】そして、マルチプレクサ４１によって、処
理対象の加入者に対応したデータＤ４０がビット位相レ
ジスタ４０から引き出され、セレクタ４２へその選択制
御データＤ４１として与えられる。

【００６６】これにより、シフトレジスタ１２によって
得られる連続した２ビット分のサンプリングデータの
内、ビット単位の位相ズレが生じないように選択された
前側又は後側の１ビット分の各位相φ１〜ｎのデータＤ
４２が、出力データＤｏｕｔの候補としてセレクタ２２
へ入力される。

【００６７】上述の実施例によれば、バーストデータＤ
ｉｎの入力タイミングが特定できず、且つプリアンブル
ＰＲの欠損が生じた場合であっても、確実の所定の終端
処理を行うことができ、しかも、後段でのフレーム保護
機能の確立とビット単位の位相ズレを防止した高品位の
終端処理を実現することができる。

【００６８】

【発明の効果】本発明によれば、回路規模の増大を抑え
つつ、バーストデータの受信タイミングのビット単位の
変動の影響を受けない終端処理を実現することができ
る。

【００６９】請求項２の発明によれば、バーストデータ
の先頭部のデータ損失の有無に係わらず、正しい終端処
理を行うことができる。請求項３の発明によれば、後段
でのフレーム保護機能の確立を図ることができる。

【００７０】請求項４の発明によれば、後段での誤動作
の防止した高品位の終端処理を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る終端処理回路の構成を示すブロッ
ク図である。

【図２】図１のビット調整部の構成を示すブロック図で
ある。

【図３】図１の各部の動作を示すタイミングチャートで
ある。

【図４】図１の各部の動作を示すタイミングチャートで
ある。

【図５】ビット調整部の動作内容を示す図である。

【図６】光加入者伝送システムの構成を示すブロック図
である。

【図７】伝送形態を示す模式図である。

【図８】従来の終端処理回路の構成を示すブロック図で
ある。

【図９】上りフレームのサンプリングの一例を示す模式
図である。

【図１０】フレームパターン検出の一例を示す図であ
る。

【図１１】エッジ検出の一例を示す図である。

【符号の説明】

１光加入者伝送システム１０終端処理回路１８位相カウンタ部（カウンタ）２０位相レジスタ（レジスタ）２３ビット調整部（位相調整部）ＣＫ局内クロックＤｉｎバーストデータＴｗフレームパターン検出の有効期間Ｔ１検出信号出力期間ＴＳ周期 φ１〜φｎ位相（遅延段階）

Claims

(57)【特許請求の範囲】

【請求項１】個々の加入者に対応したバーストデータ
（Ｄｉｎ）を局内クロック（ＣＫ）の１周期（ＴＳ）よ
り短い一定時間ずつ段階的に遅延させ、各遅延段階（φ
１〜φｎ）のバーストデータ（Ｄｉｎ）についてフレー
ムパターン検出を行い、その検出結果に応じて特定の遅
延段階のバーストデータ（Ｄｉｎ）を選択して出力する
終端処理回路（１０）であって、前記バーストデータ（Ｄｉｎ）の入力に呼応して前記局
内クロック（ＣＫ）に同期したカウント動作を開始し、
前記フレームパターン検出及びその後のデータ選択のタ
イミングを規定するカウンタ（１８）を有してなること
を特徴とする光加入者伝送システムの終端処理回路。
【請求項２】前記フレームパターン検出の有効期間（Ｔ
ｗ）として、検出信号出力期間（Ｔ１）に比べて長い期
間が設定されてなることを特徴とする請求項１記載の光
加入者伝送システムの終端処理回路。
【請求項３】前記フレームパターン検出によって出力と
して選択したバーストデータ（Ｄｉｎ）の遅延段階を、
加入者毎に記憶するためのレジスタ（２０）を有し、全ての遅延段階のバーストデータ（Ｄｉｎ）についてフ
レームパターンを検出できなかったときには、前記レジ
スタ（２０）が記憶する遅延段階のバーストデータ（Ｄ
ｉｎ）を選択して出力するように構成されてなることを
特徴とする請求項２記載の光加入者伝送システムの終端
処理回路。
【請求項４】各加入者毎にバーストデータ（Ｄｉｎ）の
ビット単位の出力位相を前回の出力位相と一致させる位
相調整部（２３）を有してなることを特徴とする請求項
３記載の光加入者伝送システムの終端処理回路。