JP3193395B2 - Ｉｓｄｎ用通信速度変換装置 - Google Patents
Ｉｓｄｎ用通信速度変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、電話機やファクシミリ
等の各種のディジタル端末装置を高速ディジタル通信網
ＩＳＤＮに接続するＩＳＤＮ用通信速度変換装置に係
り、特に汎用のデータ通信用Ｘインタフェース及び汎用
のモデム用Ｖインタフェースについても、ＣＣＩＴＴ勧
告に従ったＩＳＤＮ用のＩインタフェースの利用を可能
にするＩＳＤＮ用通信速度変換装置に関する。
等の各種のディジタル端末装置を高速ディジタル通信網
ＩＳＤＮに接続するＩＳＤＮ用通信速度変換装置に係
り、特に汎用のデータ通信用Ｘインタフェース及び汎用
のモデム用Ｖインタフェースについても、ＣＣＩＴＴ勧
告に従ったＩＳＤＮ用のＩインタフェースの利用を可能
にするＩＳＤＮ用通信速度変換装置に関する。
【０００２】
【従来の技術】現在、電話機やファクシミリ等の各種の
ディジタル端末装置を統合するディジタル通信網の構築
が進められている。
ディジタル端末装置を統合するディジタル通信網の構築
が進められている。
【０００３】このようなディジタル通信網は、ディジタ
ル通信網に関するＣＣＩＴＴ（国際電信電話諮問委員
会）の勧告に基づいて、ＩＳＤＮ（Integrated Service
s Digital Network ）規格による信号速度６４Kbits/s
のＢチャネル２つを通信用チャネルとして用い、通話路
設定のための制御用信号及びパケット用のチャネルを信
号速度の１６Kbits/s のＤチャネルとして用いる信号速
度１４４Kbits/s の〔２Ｂ＋Ｄ〕チャネルをそれぞれ上
り用、下り用として端末装置に２つ割り当てる構成とな
っている。この構成はＩＳＤＮ用のＩインタフェースと
呼ばれるものであり、電話機等のディジタル端末装置間
の高速ディジタル通信を可能にするインタフェースであ
る。
ル通信網に関するＣＣＩＴＴ（国際電信電話諮問委員
会）の勧告に基づいて、ＩＳＤＮ（Integrated Service
s Digital Network ）規格による信号速度６４Kbits/s
のＢチャネル２つを通信用チャネルとして用い、通話路
設定のための制御用信号及びパケット用のチャネルを信
号速度の１６Kbits/s のＤチャネルとして用いる信号速
度１４４Kbits/s の〔２Ｂ＋Ｄ〕チャネルをそれぞれ上
り用、下り用として端末装置に２つ割り当てる構成とな
っている。この構成はＩＳＤＮ用のＩインタフェースと
呼ばれるものであり、電話機等のディジタル端末装置間
の高速ディジタル通信を可能にするインタフェースであ
る。
【０００４】一方、電子計算機やファクシミリ端末装置
等の各種の汎用のディジタル端末装置において、外部の
端末装置等に接続するためのインタフェース部分は、汎
用のデータ通信用Ｘインタフェース、汎用のモデム用Ｖ
インタフェースが用いられているのが一般的であり、そ
の通信速度は６４Kbps以下、例えば、６００bps 〜４８
Kbpsが使用されるものであった。
等の各種の汎用のディジタル端末装置において、外部の
端末装置等に接続するためのインタフェース部分は、汎
用のデータ通信用Ｘインタフェース、汎用のモデム用Ｖ
インタフェースが用いられているのが一般的であり、そ
の通信速度は６４Kbps以下、例えば、６００bps 〜４８
Kbpsが使用されるものであった。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＩＳＤＮ規格に従ったＩインタフェースは、ディジ
タルデ−タ通信の効率化、経済化を目的としたものであ
るが、汎用のデータ通信用Ｘインタフェース、汎用のモ
デム用Ｖインタフェースを有する既存のディジタル端末
装置への接続については、通信速度が相違する点から
も、ＩＳＤＮのＩインタフェースへ接続することは不可
能であり、ＩＳＤＮ網を利用することができないという
問題点があった。
来のＩＳＤＮ規格に従ったＩインタフェースは、ディジ
タルデ−タ通信の効率化、経済化を目的としたものであ
るが、汎用のデータ通信用Ｘインタフェース、汎用のモ
デム用Ｖインタフェースを有する既存のディジタル端末
装置への接続については、通信速度が相違する点から
も、ＩＳＤＮのＩインタフェースへ接続することは不可
能であり、ＩＳＤＮ網を利用することができないという
問題点があった。
【０００６】本発明は上記実情に鑑みて為されたもの
で、既存のディジタル端末装置に用いられている汎用の
データ通信用Ｘインタフェース、モデム用Ｖインタフェ
ースをＩＳＤＮ網内へ収容し、サポートすることで、既
存のディジタル端末装置と高速ディジタル通信網ＩＳＤ
Ｎを接続可能とするＩＳＤＮ用通信速度変換装置を提供
することを目的とする。
で、既存のディジタル端末装置に用いられている汎用の
データ通信用Ｘインタフェース、モデム用Ｖインタフェ
ースをＩＳＤＮ網内へ収容し、サポートすることで、既
存のディジタル端末装置と高速ディジタル通信網ＩＳＤ
Ｎを接続可能とするＩＳＤＮ用通信速度変換装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１の発明は、汎用のデータ通信用Ｘ
インタフェース、モデム用Ｖインタフェースを有するデ
ィジタル端末装置とＩＳＤＮ用終端装置との間に配置さ
れるＩＳＤＮ用通信速度変換装置において、前記ＩＳＤ
Ｎ用終端装置から出力された６４KbpsＢチャネルデータ
を任意に定めた複数のボーレートの中間速度のデータと
して出力する速度整合部と、前記出力された中間速度の
データから同期フレームビット及び制御ビットを除くデ
ータを抽出して任意のボーレートのユーザデータに変換
するデータ引き込み部と、前記中間速度のデータから前
記制御ビット及びＸビットを抽出する制御ビット制御部
と、前記同期フレームビットの先頭８ビットを抽出して
トリガ信号を出力する第１の同期引き込み回路と、前記
第１の同期引き込み回路からのトリガ信号出力に基づき
前記同期フレームビットの後半１０ビットを抽出して同
期引き込み完了の情報を出力する第２の同期引き込み回
路とを有する受信側の速度整合手段を具備したことを特
徴としている。
決するための請求項１の発明は、汎用のデータ通信用Ｘ
インタフェース、モデム用Ｖインタフェースを有するデ
ィジタル端末装置とＩＳＤＮ用終端装置との間に配置さ
れるＩＳＤＮ用通信速度変換装置において、前記ＩＳＤ
Ｎ用終端装置から出力された６４KbpsＢチャネルデータ
を任意に定めた複数のボーレートの中間速度のデータと
して出力する速度整合部と、前記出力された中間速度の
データから同期フレームビット及び制御ビットを除くデ
ータを抽出して任意のボーレートのユーザデータに変換
するデータ引き込み部と、前記中間速度のデータから前
記制御ビット及びＸビットを抽出する制御ビット制御部
と、前記同期フレームビットの先頭８ビットを抽出して
トリガ信号を出力する第１の同期引き込み回路と、前記
第１の同期引き込み回路からのトリガ信号出力に基づき
前記同期フレームビットの後半１０ビットを抽出して同
期引き込み完了の情報を出力する第２の同期引き込み回
路とを有する受信側の速度整合手段を具備したことを特
徴としている。
【０００８】上記従来例の問題点を解決するための請求
項２の発明は、汎用のデータ通信用Ｘインタフェース、
モデム用Ｖインタフェースを有するディジタル端末装置
とＩＳＤＮ用終端装置との間に配置されるＩＳＤＮ用通
信速度変換装置において、前記ディジタル端末装置から
出力された任意のボーレートの同期式データであるユー
ザデータを任意に定めた複数のボーレートの中間速度の
データとして出力する中間レート速度整合部と、汎用の
データ通信用Ｘインタフェース及び汎用のモデム用Ｖイ
ンタフェースにおける制御線情報を保持してＳビットと
して展開するＳビットラッチ部と、フレーム同期信号を
Ｘビットとして送出するＸビットラッチ部と、規定され
たＥビットをＣＰＵの制御により出力するＥビット制御
部と、前記Ｓビット及び前記Ｘビットにより形成された
中間速度を前記Ｅビットに基づき６４Kbpsに整合させる
速度整合部とを有する送信側の速度整合手段を具備した
ことを特徴としている。
項２の発明は、汎用のデータ通信用Ｘインタフェース、
モデム用Ｖインタフェースを有するディジタル端末装置
とＩＳＤＮ用終端装置との間に配置されるＩＳＤＮ用通
信速度変換装置において、前記ディジタル端末装置から
出力された任意のボーレートの同期式データであるユー
ザデータを任意に定めた複数のボーレートの中間速度の
データとして出力する中間レート速度整合部と、汎用の
データ通信用Ｘインタフェース及び汎用のモデム用Ｖイ
ンタフェースにおける制御線情報を保持してＳビットと
して展開するＳビットラッチ部と、フレーム同期信号を
Ｘビットとして送出するＸビットラッチ部と、規定され
たＥビットをＣＰＵの制御により出力するＥビット制御
部と、前記Ｓビット及び前記Ｘビットにより形成された
中間速度を前記Ｅビットに基づき６４Kbpsに整合させる
速度整合部とを有する送信側の速度整合手段を具備した
ことを特徴としている。
【０００９】
【作用】請求項１記載の発明によれば、汎用のデータ通
信用Ｘインタフェース、モデム用Ｖインタフェースを有
するディジタル端末装置とＩＳＤＮ用終端装置との間に
配置されるＩＳＤＮ用通信速度変換装置において、速度
整合部でＩＳＤＮ用終端装置から出力された６４KbpsＢ
チャネルデータを任意に定めた複数のボーレートの中間
速度のデータとして出力し、データ引き込み部で出力さ
れた中間速度のデータから同期フレームビット及び制御
ビットを除くデータを抽出して任意のボーレートのユー
ザデータに変換し、制御ビット制御部で中間速度のデー
タから制御ビット及びＸビットを抽出し、第１の同期引
き込み回路で同期フレームビットの先頭８ビットを抽出
してトリガ信号を出力し、第２の同期引き込み回路で第
１の同期引き込み回路からのトリガ信号出力に基づき同
期フレームビットの後半１０ビットを抽出して同期引き
込み完了の情報を出力する受信側の速度整合手段を具備
するようにしているので、６４KbpsＢチャネルデータを
汎用のデータ通信用Ｘインタフェース及び汎用のモデム
用Ｖインタフェースに対応するユーザデータに変換する
ことができ、高速ディジタル通信網ＩＳＤＮと既存の汎
用のディジタル端末装置を接続可能にすることができ
る。
信用Ｘインタフェース、モデム用Ｖインタフェースを有
するディジタル端末装置とＩＳＤＮ用終端装置との間に
配置されるＩＳＤＮ用通信速度変換装置において、速度
整合部でＩＳＤＮ用終端装置から出力された６４KbpsＢ
チャネルデータを任意に定めた複数のボーレートの中間
速度のデータとして出力し、データ引き込み部で出力さ
れた中間速度のデータから同期フレームビット及び制御
ビットを除くデータを抽出して任意のボーレートのユー
ザデータに変換し、制御ビット制御部で中間速度のデー
タから制御ビット及びＸビットを抽出し、第１の同期引
き込み回路で同期フレームビットの先頭８ビットを抽出
してトリガ信号を出力し、第２の同期引き込み回路で第
１の同期引き込み回路からのトリガ信号出力に基づき同
期フレームビットの後半１０ビットを抽出して同期引き
込み完了の情報を出力する受信側の速度整合手段を具備
するようにしているので、６４KbpsＢチャネルデータを
汎用のデータ通信用Ｘインタフェース及び汎用のモデム
用Ｖインタフェースに対応するユーザデータに変換する
ことができ、高速ディジタル通信網ＩＳＤＮと既存の汎
用のディジタル端末装置を接続可能にすることができ
る。
【００１０】請求項２記載の発明によれば、汎用のデー
タ通信用Ｘインタフェース、モデム用Ｖインタフェース
を有するディジタル端末装置とＩＳＤＮ用終端装置との
間に配置されるＩＳＤＮ用通信速度変換装置において、
中間レート速度整合部でディジタル端末装置から出力さ
れた任意のボーレートの同期式データであるユーザデー
タを任意に定めた複数のボーレートの中間速度のデータ
として出力し、Ｓビットラッチ部で汎用のデータ通信用
Ｘインタフェース及び汎用のモデム用Ｖインタフェース
における制御線情報を保持してＳビットとして展開し、
Ｘビットラッチ部でフレーム同期信号をＸビットとし
て送出し、Ｅビット制御部で規定されたＥビットをＣＰ
Ｕの制御により出力し、速度整合部でＳビット及びＸビ
ットにより形成された中間速度をＥビットに基づき６４
Kbpsに整合させる送信側の速度整合手段を具備するよう
にしているので、汎用のデータ通信用Ｘインタフェース
及び汎用のモデム用Ｖインタフェースに対応するユーザ
データを６４KbpsＢチャネルデータに変換することがで
き、既存の汎用のディジタル端末装置と高速ディジタル
通信網ＩＳＤＮを接続可能にすることができる。
タ通信用Ｘインタフェース、モデム用Ｖインタフェース
を有するディジタル端末装置とＩＳＤＮ用終端装置との
間に配置されるＩＳＤＮ用通信速度変換装置において、
中間レート速度整合部でディジタル端末装置から出力さ
れた任意のボーレートの同期式データであるユーザデー
タを任意に定めた複数のボーレートの中間速度のデータ
として出力し、Ｓビットラッチ部で汎用のデータ通信用
Ｘインタフェース及び汎用のモデム用Ｖインタフェース
における制御線情報を保持してＳビットとして展開し、
Ｘビットラッチ部でフレーム同期信号をＸビットとし
て送出し、Ｅビット制御部で規定されたＥビットをＣＰ
Ｕの制御により出力し、速度整合部でＳビット及びＸビ
ットにより形成された中間速度をＥビットに基づき６４
Kbpsに整合させる送信側の速度整合手段を具備するよう
にしているので、汎用のデータ通信用Ｘインタフェース
及び汎用のモデム用Ｖインタフェースに対応するユーザ
データを６４KbpsＢチャネルデータに変換することがで
き、既存の汎用のディジタル端末装置と高速ディジタル
通信網ＩＳＤＮを接続可能にすることができる。
【００１１】
【実施例】本発明の一実施例について図面を参照しなが
ら説明する。本発明の一実施例に係るＩＳＤＮ用通信速
度変換装置（以下「ＩＳＤＮアダプタ」とする）の回線
接続上の構成概略図を図１に示して、その構成を簡単に
説明する。
ら説明する。本発明の一実施例に係るＩＳＤＮ用通信速
度変換装置（以下「ＩＳＤＮアダプタ」とする）の回線
接続上の構成概略図を図１に示して、その構成を簡単に
説明する。
【００１２】ＩＳＤＮアダプタ１は、ＩＳＤＮ網の網終
端装置（ＤＳＵ ＮＴ）２より端末装置側のＳ点と既存
のディジタル端末装置３、特に既存パケット端末ＴＥ
１、ＴＥ２、……、ＴＥ８（以下端末装置と略）との間
に介在させる構成となっている。
端装置（ＤＳＵ ＮＴ）２より端末装置側のＳ点と既存
のディジタル端末装置３、特に既存パケット端末ＴＥ
１、ＴＥ２、……、ＴＥ８（以下端末装置と略）との間
に介在させる構成となっている。
【００１３】ＣＣＩＴＴ勧告Ｉインタフェースは、Ｓ点
におけるＣＣＩＴＴ勧告のＳインタフェースの機能を含
むようなインタフェースになっている。
におけるＣＣＩＴＴ勧告のＳインタフェースの機能を含
むようなインタフェースになっている。
【００１４】そして、本実施例のＩＳＤＮアダプタの概
略構成について、図２のＩＳＤＮアダプタの概略構成図
を使って説明する。
略構成について、図２のＩＳＤＮアダプタの概略構成図
を使って説明する。
【００１５】端末装置３には端末装置通信手段４が設け
られており、端末装置通信手段４は、端末装置３のイン
タフェースである６００bps 〜４８Kbpsの同期／非同期
データをＩＳＤＮアダプタの速度整合手段（レートアダ
プションＲＡ）５へ入出力する手段となっている。
られており、端末装置通信手段４は、端末装置３のイン
タフェースである６００bps 〜４８Kbpsの同期／非同期
データをＩＳＤＮアダプタの速度整合手段（レートアダ
プションＲＡ）５へ入出力する手段となっている。
【００１６】ＩＳＤＮアダプタの速度整合手段５は、端
末装置通信手段４とＩＳＤＮ網のＳ点のＳインタフェー
ス部６との中間に配置し、６００bps 〜４８Kbpsの同期
／非同期データのデータ速度をＩＳＤＮ用の６４Kbpsの
データ速度に整合させるものである。
末装置通信手段４とＩＳＤＮ網のＳ点のＳインタフェー
ス部６との中間に配置し、６００bps 〜４８Kbpsの同期
／非同期データのデータ速度をＩＳＤＮ用の６４Kbpsの
データ速度に整合させるものである。
【００１７】Ｓインタフェース部６は、ＩＳＤＮのＳ点
のＳインタフェース手段となっており、６４Kbpsにて速
度整合手段５との通信を行う手段と、ＩＳＤＮのＩイン
タフェースの〔２Ｂ＋Ｄ〕チャネルとの通信を行う手段
とから構成されている。
のＳインタフェース手段となっており、６４Kbpsにて速
度整合手段５との通信を行う手段と、ＩＳＤＮのＩイン
タフェースの〔２Ｂ＋Ｄ〕チャネルとの通信を行う手段
とから構成されている。
【００１８】端末装置通信手段４及びＩＳＤＮ網のＳ点
のＳインタフェース部６の構成は、公知であるため、そ
の詳細は省略することにする。
のＳインタフェース部６の構成は、公知であるため、そ
の詳細は省略することにする。
【００１９】次に、本実施例のＩＳＤＮアダプタの速度
整合手段５の詳細構成を図３の受信部の構成ブロック図
及び図１２の送信部の構成ブロック図を用いて説明す
る。
整合手段５の詳細構成を図３の受信部の構成ブロック図
及び図１２の送信部の構成ブロック図を用いて説明す
る。
【００２０】つまり、図３及び図１２に示すように、Ｉ
ＳＤＮアダプタの速度整合手段５は、６４KbpsＢチャネ
ルデータを６００bps 〜４８Kbpsのユーザデータに変換
するレートアダプション機能を有する受信部と、６００
bps 〜４８Kbpsのユーザデータを６４KbpsＢチャネルデ
ータに変換するレートアダプション機能を有する送信部
から構成されている。
ＳＤＮアダプタの速度整合手段５は、６４KbpsＢチャネ
ルデータを６００bps 〜４８Kbpsのユーザデータに変換
するレートアダプション機能を有する受信部と、６００
bps 〜４８Kbpsのユーザデータを６４KbpsＢチャネルデ
ータに変換するレートアダプション機能を有する送信部
から構成されている。
【００２１】まず、ＩＳＤＮアダプタの速度整合手段５
の受信部の構成について、図３を使って説明する。図３
は、速度整合手段５においてＩＳＤＮ網のＳ点のＳイン
タフェース部６からの６４KbpsＢチャネルデータを受信
する受信部の構成を示すブロック図である。
の受信部の構成について、図３を使って説明する。図３
は、速度整合手段５においてＩＳＤＮ網のＳ点のＳイン
タフェース部６からの６４KbpsＢチャネルデータを受信
する受信部の構成を示すブロック図である。
【００２２】図３において、ＣＣＩＴＴ勧告Ｉ．４６０
に従ったＩ．４６０速度整合部３１は、６４kbpsＢch
（チャネル）データを中間速度８K 、１６K 、３２K と
４８Kbpsを出力するものである。また、データ引き込み
部３２は、Ｉ．４６０速度整合部４１から出力された中
間速度を同期フレームビット及び制御ビットを除くデー
タを抽出し、ユーザデータ６００〜４８Kbpsへ変換して
出力するものであり、制御ビット制御部３３は中間デー
タより制御ビットＳ１〜Ｓ９及びＸビットを抽出するも
のであり、第１の同期引き込み回路３４は同期フレーム
ビットの先頭８ビットを抽出し、第２の同期引き込み回
路３５へトリガを掛けるものであり、第２の同期引き込
み回路３５は第１の同期引き込み回路３４からのトリガ
により同期フレームビットの後半１０ビットを抽出し、
同期引き込みが完了したことを確認する同期確認情報を
出力するものである。
に従ったＩ．４６０速度整合部３１は、６４kbpsＢch
（チャネル）データを中間速度８K 、１６K 、３２K と
４８Kbpsを出力するものである。また、データ引き込み
部３２は、Ｉ．４６０速度整合部４１から出力された中
間速度を同期フレームビット及び制御ビットを除くデー
タを抽出し、ユーザデータ６００〜４８Kbpsへ変換して
出力するものであり、制御ビット制御部３３は中間デー
タより制御ビットＳ１〜Ｓ９及びＸビットを抽出するも
のであり、第１の同期引き込み回路３４は同期フレーム
ビットの先頭８ビットを抽出し、第２の同期引き込み回
路３５へトリガを掛けるものであり、第２の同期引き込
み回路３５は第１の同期引き込み回路３４からのトリガ
により同期フレームビットの後半１０ビットを抽出し、
同期引き込みが完了したことを確認する同期確認情報を
出力するものである。
【００２３】上記ＩＳＤＮアダプタの速度整合手段５の
受信部の機能は、６４KbpsＢchデータを６００bps 〜４
８Kbpsのユーザデータに変換し、制御ビットＳ１〜Ｓ９
ビット、Ｘビット及び同期確認情報を図２の端末装置通
信手段４に出力するものである。この機能をレートアダ
プション機能という。
受信部の機能は、６４KbpsＢchデータを６００bps 〜４
８Kbpsのユーザデータに変換し、制御ビットＳ１〜Ｓ９
ビット、Ｘビット及び同期確認情報を図２の端末装置通
信手段４に出力するものである。この機能をレートアダ
プション機能という。
【００２４】更に、速度整合手段５における受信部のデ
ータ引き込み部３２の具体的構成と具体的動作につい
て、図４のデータ引き込み部の構成ブロック図と図５の
データ引き込み部におけるタイミングチャート図を使っ
て説明する。
ータ引き込み部３２の具体的構成と具体的動作につい
て、図４のデータ引き込み部の構成ブロック図と図５の
データ引き込み部におけるタイミングチャート図を使っ
て説明する。
【００２５】データ引き込み部３２は、図４及び図５に
示すように、６４KbpsＢchデータ（Data）及びクロック
（ＣＬＫ）を反転させたディレーＣＬＫが入力される１
６ビットシリアルＦＩＦＯ部４１と、ＣＬＫを１／８倍
のクロック（１／８ＣＬＫ）にする８カウント部４２
と、８カウント部４２から出力された１／８ＣＬＫをデ
コードしてデータイネーブル信号（Data Enable ）を出
力するデコード部４３と、ユーザボーレートを発生させ
るボーレートジェネレータ部４４と、ボーレートジェネ
レータ部４４から出力されたユーザボーレート信号と８
カウント部４２から出力された１／８ＣＬＫが入力され
る８カウントロードタイミング部４５と、８カウントロ
ードタイミング部４５からのビットロードにより１６ビ
ットシリアルＦＩＦＯ部４１からのデータをシリアルか
らパラレルに変換するＳ／Ｐ変換部４６と、ボーレート
ジェネレータ部４４からのユーザボーレート信号により
Ｓ／Ｐ変換部４６からのデータをパラレルからシリアル
に変換するＰ／Ｓ変換部４７とから構成されている。
示すように、６４KbpsＢchデータ（Data）及びクロック
（ＣＬＫ）を反転させたディレーＣＬＫが入力される１
６ビットシリアルＦＩＦＯ部４１と、ＣＬＫを１／８倍
のクロック（１／８ＣＬＫ）にする８カウント部４２
と、８カウント部４２から出力された１／８ＣＬＫをデ
コードしてデータイネーブル信号（Data Enable ）を出
力するデコード部４３と、ユーザボーレートを発生させ
るボーレートジェネレータ部４４と、ボーレートジェネ
レータ部４４から出力されたユーザボーレート信号と８
カウント部４２から出力された１／８ＣＬＫが入力され
る８カウントロードタイミング部４５と、８カウントロ
ードタイミング部４５からのビットロードにより１６ビ
ットシリアルＦＩＦＯ部４１からのデータをシリアルか
らパラレルに変換するＳ／Ｐ変換部４６と、ボーレート
ジェネレータ部４４からのユーザボーレート信号により
Ｓ／Ｐ変換部４６からのデータをパラレルからシリアル
に変換するＰ／Ｓ変換部４７とから構成されている。
【００２６】そして、データ引き込み部３２におけるデ
ータ引き込み方法を説明すると、８カウント部４２から
の１／８ＣＬＫを使ってデコード部４３でData Enable
信号を形成して、このData Enable 信号により同期フレ
ームビット及び制御ビットを除いて、データのみを抽出
する。ここで、制御ビットＳ１〜Ｓ９はモデム制御信号
であり、１／８に同期した“１”はフレーム同期信号で
ある。フレーム引き込み信号は、ＱＡ〜ＱＤを働かせる
トリガとして使用し、またフレームの先頭を検出するも
のである。ＱＡ〜ＱＤの信号は、フレーム同期信号と制
御ビットを検出するために使用されるものである。ＱＡ
〜ＱＣ＝“１”ならば制御ビットＳであり、ＱＡ〜ＱＣ
＝“０”ならばフレーム同期信号である。
ータ引き込み方法を説明すると、８カウント部４２から
の１／８ＣＬＫを使ってデコード部４３でData Enable
信号を形成して、このData Enable 信号により同期フレ
ームビット及び制御ビットを除いて、データのみを抽出
する。ここで、制御ビットＳ１〜Ｓ９はモデム制御信号
であり、１／８に同期した“１”はフレーム同期信号で
ある。フレーム引き込み信号は、ＱＡ〜ＱＤを働かせる
トリガとして使用し、またフレームの先頭を検出するも
のである。ＱＡ〜ＱＤの信号は、フレーム同期信号と制
御ビットを検出するために使用されるものである。ＱＡ
〜ＱＣ＝“１”ならば制御ビットＳであり、ＱＡ〜ＱＣ
＝“０”ならばフレーム同期信号である。
【００２７】そして、同期フレームビット及び制御ビッ
トが除かれたデータは、８カウントロードタイミング部
４５からのビットロードによりＳ／Ｐ変換部４６でパラ
レルデータに変換されて、ボーレートジェネレータ部４
４からのユーザボーレート信号によりＰ／Ｓ変換部４７
で、ユーザデータ６００bps 〜４８Kbpsのデータ速度と
なるようシリアルデータに変換されるようになってい
る。
トが除かれたデータは、８カウントロードタイミング部
４５からのビットロードによりＳ／Ｐ変換部４６でパラ
レルデータに変換されて、ボーレートジェネレータ部４
４からのユーザボーレート信号によりＰ／Ｓ変換部４７
で、ユーザデータ６００bps 〜４８Kbpsのデータ速度と
なるようシリアルデータに変換されるようになってい
る。
【００２８】また、速度整合手段５における受信部の制
御ビット制御部３３の具体的構成と具体的動作につい
て、図６の制御ビット制御部の構成ブロック図と図７の
制御ビット制御部におけるタイミングチャート図を使っ
て説明する。
御ビット制御部３３の具体的構成と具体的動作につい
て、図６の制御ビット制御部の構成ブロック図と図７の
制御ビット制御部におけるタイミングチャート図を使っ
て説明する。
【００２９】制御ビット制御部３３は、ＦＳＹＮ信号
（フレーム同期信号）から１ショットパルスを発生させ
る１ショット部５１と、１ショット部５１からのパルス
のタイミングにより６４ＫＨｚのＣＬＫを１／８倍にす
る８カウント部５２と、８カウント部５２からの信号と
６４ＫＨｚのディレーＣＬＫが反転されたＣＬＫとによ
りデコードを行う第１のデコード部５３と、１／８ＣＬ
Ｋの信号及び１ショット部５１からのパルスを受け取る
カウンタ部５４と、カウンタ部５４からの信号をデコー
ドする第２のデコード部５５と、第１のデコード部５３
及び第２のデコード部５５からの出力を受け取って、Ｂ
ch Data から制御ビットＳ１〜Ｓ９をそれぞれ出力する
第１のレジスタ５６S1〜第９のレジスタ５６S9とから構
成されている。尚、６４Kbpsの１／８クロックで網側の
フレーム同期信号となる。
（フレーム同期信号）から１ショットパルスを発生させ
る１ショット部５１と、１ショット部５１からのパルス
のタイミングにより６４ＫＨｚのＣＬＫを１／８倍にす
る８カウント部５２と、８カウント部５２からの信号と
６４ＫＨｚのディレーＣＬＫが反転されたＣＬＫとによ
りデコードを行う第１のデコード部５３と、１／８ＣＬ
Ｋの信号及び１ショット部５１からのパルスを受け取る
カウンタ部５４と、カウンタ部５４からの信号をデコー
ドする第２のデコード部５５と、第１のデコード部５３
及び第２のデコード部５５からの出力を受け取って、Ｂ
ch Data から制御ビットＳ１〜Ｓ９をそれぞれ出力する
第１のレジスタ５６S1〜第９のレジスタ５６S9とから構
成されている。尚、６４Kbpsの１／８クロックで網側の
フレーム同期信号となる。
【００３０】そして、制御ビット制御部３３において
は、第１のレジスタ５６S1〜第９のレジスタ５６S9に与
えられた中間データに対して、第１のデコード部５３及
び第２のデコード部５５からの出力により、第１のレジ
スタ５６S1〜第９のレジスタ５６S9から制御ビットＳ１
〜Ｓ９及びＸビットを抽出するようになっている。Ｘビ
ットの抽出も制御ビットＳと同様にＱＡ〜ＱＤを使って
行う。
は、第１のレジスタ５６S1〜第９のレジスタ５６S9に与
えられた中間データに対して、第１のデコード部５３及
び第２のデコード部５５からの出力により、第１のレジ
スタ５６S1〜第９のレジスタ５６S9から制御ビットＳ１
〜Ｓ９及びＸビットを抽出するようになっている。Ｘビ
ットの抽出も制御ビットＳと同様にＱＡ〜ＱＤを使って
行う。
【００３１】また、速度整合手段５における受信部の第
１の同期引き込み回路３４の具体的構成と具体的動作に
ついて、図８の第１の同期引き込み回路の構成ブロック
図と図９の第１の同期引き込み回路におけるタイミング
チャート図を使って説明する。
１の同期引き込み回路３４の具体的構成と具体的動作に
ついて、図８の第１の同期引き込み回路の構成ブロック
図と図９の第１の同期引き込み回路におけるタイミング
チャート図を使って説明する。
【００３２】第１の同期引き込み回路３４は、ＣＬＫを
１μｓ遅らせる１μｓディレー部６１と、１μｓ遅らせ
たＣＬＫでＢch Data のラッチを行い、ＦＳＹＮ（フレ
ーム同期信号）を出力するフレームラッチ部６２と、Ｆ
ＳＹＮにより反転ＣＬＫを１／８倍にする第１の８カウ
ント部６３と、第１の８カウント部６３からの出力から
ＳＥＴ信号となる１ショットパルスを発生させる第１の
１ショットパルス化部６７と、ＳＥＴ信号によりフレー
ム同期セットを行うフレーム同期セット部６４と、フレ
ーム同期セット部６４からの信号によりＣＬＫを１／８
倍にする第２の８カウント部６５と、フレーム同期セッ
ト部６４からの信号と反転ＣＬＫによりクリア解除を行
うクリア解除部６６と、第２の８カウント部６５から１
／８ＣＬＫとなる１ショットパルスを発生させる第２の
１ショットパルス化部６８とから構成されている。尚、
クリア解除部６６からの出力がフレーム同期セット部６
４に入力されるものである。
１μｓ遅らせる１μｓディレー部６１と、１μｓ遅らせ
たＣＬＫでＢch Data のラッチを行い、ＦＳＹＮ（フレ
ーム同期信号）を出力するフレームラッチ部６２と、Ｆ
ＳＹＮにより反転ＣＬＫを１／８倍にする第１の８カウ
ント部６３と、第１の８カウント部６３からの出力から
ＳＥＴ信号となる１ショットパルスを発生させる第１の
１ショットパルス化部６７と、ＳＥＴ信号によりフレー
ム同期セットを行うフレーム同期セット部６４と、フレ
ーム同期セット部６４からの信号によりＣＬＫを１／８
倍にする第２の８カウント部６５と、フレーム同期セッ
ト部６４からの信号と反転ＣＬＫによりクリア解除を行
うクリア解除部６６と、第２の８カウント部６５から１
／８ＣＬＫとなる１ショットパルスを発生させる第２の
１ショットパルス化部６８とから構成されている。尚、
クリア解除部６６からの出力がフレーム同期セット部６
４に入力されるものである。
【００３３】そして、第１の同期引き込み回路３４にお
いては、フレームラッチ部６２でＢch Data からフレー
ム同期信号を抽出し、第１の８カウント部６３で同期フ
レームビットの先頭８ビットを抽出するようにし、第１
の１ショットパルス化部６７から第２の同期引き込み回
路３５へトリガを掛けるＳＥＴ信号を出力するものであ
る。また、フレーム同期信号Low レベル×８を検出する
と、フレームに同期した１／８ＣＬＫを抽出する第２の
８カウント部６５と、フレーム同期信号Highレベルを監
視する第２の１ショットパルス化部６８とにより、周期
信号を監視する。クリア解除部６６は、第１の８カウン
ト部６３で同期フレームビットの先頭８ビットを抽出す
るまで１／８ＣＬＫ出力を抑えるものである。
いては、フレームラッチ部６２でＢch Data からフレー
ム同期信号を抽出し、第１の８カウント部６３で同期フ
レームビットの先頭８ビットを抽出するようにし、第１
の１ショットパルス化部６７から第２の同期引き込み回
路３５へトリガを掛けるＳＥＴ信号を出力するものであ
る。また、フレーム同期信号Low レベル×８を検出する
と、フレームに同期した１／８ＣＬＫを抽出する第２の
８カウント部６５と、フレーム同期信号Highレベルを監
視する第２の１ショットパルス化部６８とにより、周期
信号を監視する。クリア解除部６６は、第１の８カウン
ト部６３で同期フレームビットの先頭８ビットを抽出す
るまで１／８ＣＬＫ出力を抑えるものである。
【００３４】また、速度整合手段５における受信部の第
２の同期引き込み回路３５の具体的構成と具体的動作に
ついて、図１０の第２の同期引き込み回路の構成ブロッ
ク図と図１１の第２の同期引き込み回路におけるタイミ
ングチャート図を使って説明する。
２の同期引き込み回路３５の具体的構成と具体的動作に
ついて、図１０の第２の同期引き込み回路の構成ブロッ
ク図と図１１の第２の同期引き込み回路におけるタイミ
ングチャート図を使って説明する。
【００３５】第２の同期引き込み回路３５は、６４ＫＨ
ｚのＣＬＫを１μｓ遅らせる１μｓディレー回路７１
と、１μｓディレー回路７１からのＣＬＫ、１／８ＣＬ
Ｋ及びＢch Data が入力される第１のフレーム監視部７
２と、１μｓディレー回路７１からのＣＬＫ、１／８Ｃ
ＬＫ及び反転されたＢch Data が入力される第２のフレ
ーム監視部７３と、第１のフレーム監視部７２からの出
力をＳＥＴ信号のトリガから１０カウントしてＦＳＥＴ
信号として出力する１０カウント部７４と、ＦＳＥＴ信
号によって第２のフレーム監視部７３からの出力中のフ
レーム同期信号の同期フレームビットの後半１０ビット
を抽出して同期引き込みが完了したことを示す同期確認
情報（ＳＹＮ）を出力する同期確立監視部７５とから構
成されている。
ｚのＣＬＫを１μｓ遅らせる１μｓディレー回路７１
と、１μｓディレー回路７１からのＣＬＫ、１／８ＣＬ
Ｋ及びＢch Data が入力される第１のフレーム監視部７
２と、１μｓディレー回路７１からのＣＬＫ、１／８Ｃ
ＬＫ及び反転されたＢch Data が入力される第２のフレ
ーム監視部７３と、第１のフレーム監視部７２からの出
力をＳＥＴ信号のトリガから１０カウントしてＦＳＥＴ
信号として出力する１０カウント部７４と、ＦＳＥＴ信
号によって第２のフレーム監視部７３からの出力中のフ
レーム同期信号の同期フレームビットの後半１０ビット
を抽出して同期引き込みが完了したことを示す同期確認
情報（ＳＹＮ）を出力する同期確立監視部７５とから構
成されている。
【００３６】そして、第２の同期引き込み回路３５にお
いては、第１の同期引き込み回路３４からの同期引き込
みのトリガとなるＳＥＴ信号を１０カウント部７４で受
け取り、１／８ＣＬＫを１０カウントした後、１０カウ
ント部７４からＦＳＥＴ信号のハイレベルを同期確立監
視部７５に出力し、そして第２のフレーム監視部７３か
ら出力された信号中でフレーム同期信号について同期フ
レームビットの後半１０ビットを同期確立監視部７５に
おいて抽出し、同期引き込みが完了したことを示す同期
確認情報（ＳＹＮ）を出力するものである。尚、図１１
において、ＱＡ〜ＱＤは、Ｂch Data のフレーム“１×
××××××”のパターンについて１０カウントを行う
ためのものである。
いては、第１の同期引き込み回路３４からの同期引き込
みのトリガとなるＳＥＴ信号を１０カウント部７４で受
け取り、１／８ＣＬＫを１０カウントした後、１０カウ
ント部７４からＦＳＥＴ信号のハイレベルを同期確立監
視部７５に出力し、そして第２のフレーム監視部７３か
ら出力された信号中でフレーム同期信号について同期フ
レームビットの後半１０ビットを同期確立監視部７５に
おいて抽出し、同期引き込みが完了したことを示す同期
確認情報（ＳＹＮ）を出力するものである。尚、図１１
において、ＱＡ〜ＱＤは、Ｂch Data のフレーム“１×
××××××”のパターンについて１０カウントを行う
ためのものである。
【００３７】次に、ＩＳＤＮアダプタの速度整合手段５
の送信部の構成について図１２を使って説明する。図１
２は、ユーザデータをＣＣＩＴＴ勧告Ｉ．４６１、Ｉ．
４６２、Ｉ．４６３に従って中間速度に整合させ、ＣＣ
ＩＴＴ勧告Ｉ．４６０に従ってＩＳＤＮ用の６４Kbpsと
して出力送信する送信部の構成ブロック図である。
の送信部の構成について図１２を使って説明する。図１
２は、ユーザデータをＣＣＩＴＴ勧告Ｉ．４６１、Ｉ．
４６２、Ｉ．４６３に従って中間速度に整合させ、ＣＣ
ＩＴＴ勧告Ｉ．４６０に従ってＩＳＤＮ用の６４Kbpsと
して出力送信する送信部の構成ブロック図である。
【００３８】図１２における中間レート速度整合部８１
は、ユーザデータ（６００bps 〜４８Kbpsの同期式デー
タ）をＣＣＩＴＴ勧告Ｉ．４６１、Ｉ．４６２、Ｉ．４
６３に従い中間速度に整合させるものである。また、Ｓ
ビットラッチ部８２は、Ｖインタフェースにおける制御
線情報（ＲＳ、ＥＲ）、Ｘインタフェースにおける制御
線情報（Ｃ）を保持し、Ｓビットとして展開するもので
あり、Ｘビットラッチ部８３はフレーム同期信号をＸビ
ットとして送出するものであり、Ｅビット制御部８４は
ＣＣＩＴＴ勧告Ｉ．４６１〜Ｉ．４６３におけるＥビッ
トをＣＰＵの指示により制御するものである。
は、ユーザデータ（６００bps 〜４８Kbpsの同期式デー
タ）をＣＣＩＴＴ勧告Ｉ．４６１、Ｉ．４６２、Ｉ．４
６３に従い中間速度に整合させるものである。また、Ｓ
ビットラッチ部８２は、Ｖインタフェースにおける制御
線情報（ＲＳ、ＥＲ）、Ｘインタフェースにおける制御
線情報（Ｃ）を保持し、Ｓビットとして展開するもので
あり、Ｘビットラッチ部８３はフレーム同期信号をＸビ
ットとして送出するものであり、Ｅビット制御部８４は
ＣＣＩＴＴ勧告Ｉ．４６１〜Ｉ．４６３におけるＥビッ
トをＣＰＵの指示により制御するものである。
【００３９】そして、それぞれの回路部からの出力がＭ
ＵＸ８５に入力され、中間速度８K、１６K 、３２K 、
６４K を出力し、Ｉ．４６０送信整合部８６にてＣＣＩ
ＴＴ勧告Ｉ．４６０に従って中間速度８K 、１６K 、３
２K をＩＳＤＮ用の６４Kbpsへ整合させるものである。
ＵＸ８５に入力され、中間速度８K、１６K 、３２K 、
６４K を出力し、Ｉ．４６０送信整合部８６にてＣＣＩ
ＴＴ勧告Ｉ．４６０に従って中間速度８K 、１６K 、３
２K をＩＳＤＮ用の６４Kbpsへ整合させるものである。
【００４０】更に、速度整合手段５における送信部の中
間レート速度整合部８１の具体的構成と具体的動作につ
いて、図１３の中間レート速度整合部の構成ブロック図
と図１４の中間レート速度整合部におけるタイミングチ
ャート図を使って説明する。
間レート速度整合部８１の具体的構成と具体的動作につ
いて、図１３の中間レート速度整合部の構成ブロック図
と図１４の中間レート速度整合部におけるタイミングチ
ャート図を使って説明する。
【００４１】中間レート速度整合部８１は、図１３に示
すように、ユーザデータ及びユーザクロックが入力され
るＦＩＦＯ部９１と、１２８ＫＨｚのＣＬＫとイネーブ
ルタイミングが入力される第１のクロックイネーブル部
９２及び第２のクロックイネーブル部９３と、６００bp
s 〜４８Kbpsのユーザデータの通信速度を選択し、第１
のクロックイネーブル部９２及び第２のクロックイネー
ブル部９３に出力するセレクター部９４と、イネーブル
タイミングと第２のクロックイネーブル部９３からの出
力が入力されて、データＤ0 〜Ｄ7 中のＤ1 〜Ｄ6 の６
ビットを管理する１〜６カウント部（データイネーブル
部）９５と、１〜６カウント部９５からの出力によりＦ
ＩＦＯ部９１からのユーザデータの出力を６ビットのパ
ラレルデータに変換するＳ／Ｐ変換部９６と、Ｓ／Ｐ変
換部９６からの出力をイネーブルタイミングによりラッ
チを行うラッチ部９７と、８ＫＨｚのＣＬＫを１／８倍
にする８カウント部９８と、ラッチ部９７からの出力及
びフレームビット、Ｘビットが入力され、８ＫＨｚのＣ
ＬＫと８カウント部９８からの出力により中間データ
（シリアルデータ）に変換するＰ／Ｓ変換部９９とから
構成されている。
すように、ユーザデータ及びユーザクロックが入力され
るＦＩＦＯ部９１と、１２８ＫＨｚのＣＬＫとイネーブ
ルタイミングが入力される第１のクロックイネーブル部
９２及び第２のクロックイネーブル部９３と、６００bp
s 〜４８Kbpsのユーザデータの通信速度を選択し、第１
のクロックイネーブル部９２及び第２のクロックイネー
ブル部９３に出力するセレクター部９４と、イネーブル
タイミングと第２のクロックイネーブル部９３からの出
力が入力されて、データＤ0 〜Ｄ7 中のＤ1 〜Ｄ6 の６
ビットを管理する１〜６カウント部（データイネーブル
部）９５と、１〜６カウント部９５からの出力によりＦ
ＩＦＯ部９１からのユーザデータの出力を６ビットのパ
ラレルデータに変換するＳ／Ｐ変換部９６と、Ｓ／Ｐ変
換部９６からの出力をイネーブルタイミングによりラッ
チを行うラッチ部９７と、８ＫＨｚのＣＬＫを１／８倍
にする８カウント部９８と、ラッチ部９７からの出力及
びフレームビット、Ｘビットが入力され、８ＫＨｚのＣ
ＬＫと８カウント部９８からの出力により中間データ
（シリアルデータ）に変換するＰ／Ｓ変換部９９とから
構成されている。
【００４２】ここで、第１のクロックイネーブル部９２
と第２のクロックイネーブル部９３は、クロックのカウ
ント数の差によりユーザデータの通信速度を整合させる
ものである。例えば、２４００bps 選択時には第１のク
ロックイネーブル部９２が１カウントするとき、第２の
クロックイネーブル部９３が２カウントするといったぐ
あいである。
と第２のクロックイネーブル部９３は、クロックのカウ
ント数の差によりユーザデータの通信速度を整合させる
ものである。例えば、２４００bps 選択時には第１のク
ロックイネーブル部９２が１カウントするとき、第２の
クロックイネーブル部９３が２カウントするといったぐ
あいである。
【００４３】中間レート速度整合部８１においては、６
００bps 〜４８Kbpsの同期式データをユーザデータに従
ってセレクター部９４で選択し、第１のクロックイネー
ブル部９２及び第２のクロックイネーブル部９３の動作
によりデータ部のＤ0 〜Ｄ7中のＤ1 〜Ｄ6 の６ビット
を取り出せるよう１〜６カウント部９５からＳ／Ｐ変換
部９６にデータイネーブル信号を出力し、Ｓ／Ｐ変換部
９６で変換された６ビットのパラレルデータにフレーム
ビット及びＸビットを付加してＰ／Ｓ変換部９９でシリ
アルデータに変換することで、ＣＣＩＴＴ勧告Ｉ．４６
１，Ｉ．４６２，Ｉ．４６３に従った中間速度の中間デ
ータに整合させるものである。
００bps 〜４８Kbpsの同期式データをユーザデータに従
ってセレクター部９４で選択し、第１のクロックイネー
ブル部９２及び第２のクロックイネーブル部９３の動作
によりデータ部のＤ0 〜Ｄ7中のＤ1 〜Ｄ6 の６ビット
を取り出せるよう１〜６カウント部９５からＳ／Ｐ変換
部９６にデータイネーブル信号を出力し、Ｓ／Ｐ変換部
９６で変換された６ビットのパラレルデータにフレーム
ビット及びＸビットを付加してＰ／Ｓ変換部９９でシリ
アルデータに変換することで、ＣＣＩＴＴ勧告Ｉ．４６
１，Ｉ．４６２，Ｉ．４６３に従った中間速度の中間デ
ータに整合させるものである。
【００４４】本実施例のＩＳＤＮアダプタによれば、汎
用のデータ通信用Ｘインタフェース及びモデム用Ｖイン
タフェース、特に６４Kbpsに同期しない従来のインター
フェースであっても、制御信号及びデータを整合させて
ＩＳＤＮ網を介して異機種のディジタル端末装置（相手
側）に伝えることができ、また受信側においても、簡単
に有効データの抽出及び制御信号が伝わるため、ＩＳＤ
ＮのＩインタフェースの利用が可能となり、既存のディ
ジタル端末装置をＩＳＤＮ網で使用することができ、異
機種間の接続ができる効果がある。
用のデータ通信用Ｘインタフェース及びモデム用Ｖイン
タフェース、特に６４Kbpsに同期しない従来のインター
フェースであっても、制御信号及びデータを整合させて
ＩＳＤＮ網を介して異機種のディジタル端末装置（相手
側）に伝えることができ、また受信側においても、簡単
に有効データの抽出及び制御信号が伝わるため、ＩＳＤ
ＮのＩインタフェースの利用が可能となり、既存のディ
ジタル端末装置をＩＳＤＮ網で使用することができ、異
機種間の接続ができる効果がある。
【００４５】また、本実施例のＩＳＤＮアダプタによっ
て、例えば、通信速度２４００bpsのパソコン通信もＩ
ＳＤＮ網の通信速度６４Kbpsの利用が可能となるので、
ディジタル通信全般における通信コストを低減できる効
果がある。
て、例えば、通信速度２４００bpsのパソコン通信もＩ
ＳＤＮ網の通信速度６４Kbpsの利用が可能となるので、
ディジタル通信全般における通信コストを低減できる効
果がある。
【００４６】
【発明の効果】請求項１記載の発明によれば、汎用のデ
ータ通信用Ｘインタフェース、モデム用Ｖインタフェー
スを有するディジタル端末装置とＩＳＤＮ用終端装置と
の間に配置されるＩＳＤＮ用通信速度変換装置におい
て、速度整合部でＩＳＤＮ用終端装置から出力された６
４KbpsＢチャネルデータを任意に定めた複数のボーレー
トの中間速度のデータとして出力し、データ引き込み部
で出力された中間速度のデータから同期フレームビット
及び制御ビットを除くデータを抽出して任意のボーレー
トのユーザデータに変換し、制御ビット制御部で中間速
度のデータから制御ビット及びＸビットを抽出し、第１
の同期引き込み回路で同期フレームビットの先頭８ビッ
トを抽出してトリガ信号を出力し、第２の同期引き込み
回路で第１の同期引き込み回路からのトリガ信号出力に
基づき同期フレームビットの後半１０ビットを抽出して
同期引き込み完了の情報を出力する受信側の速度整合手
段を具備するようにしているので、６４KbpsＢチャネル
データを汎用のデータ通信用Ｘインタフェース及び汎用
のモデム用Ｖインタフェースに対応するユーザデータに
変換することができ、高速ディジタル通信網ＩＳＤＮと
既存の汎用のディジタル端末装置を接続可能にすること
ができる効果がある。
ータ通信用Ｘインタフェース、モデム用Ｖインタフェー
スを有するディジタル端末装置とＩＳＤＮ用終端装置と
の間に配置されるＩＳＤＮ用通信速度変換装置におい
て、速度整合部でＩＳＤＮ用終端装置から出力された６
４KbpsＢチャネルデータを任意に定めた複数のボーレー
トの中間速度のデータとして出力し、データ引き込み部
で出力された中間速度のデータから同期フレームビット
及び制御ビットを除くデータを抽出して任意のボーレー
トのユーザデータに変換し、制御ビット制御部で中間速
度のデータから制御ビット及びＸビットを抽出し、第１
の同期引き込み回路で同期フレームビットの先頭８ビッ
トを抽出してトリガ信号を出力し、第２の同期引き込み
回路で第１の同期引き込み回路からのトリガ信号出力に
基づき同期フレームビットの後半１０ビットを抽出して
同期引き込み完了の情報を出力する受信側の速度整合手
段を具備するようにしているので、６４KbpsＢチャネル
データを汎用のデータ通信用Ｘインタフェース及び汎用
のモデム用Ｖインタフェースに対応するユーザデータに
変換することができ、高速ディジタル通信網ＩＳＤＮと
既存の汎用のディジタル端末装置を接続可能にすること
ができる効果がある。
【００４７】請求項２記載の発明によれば、汎用のデー
タ通信用Ｘインタフェース、モデム用Ｖインタフェース
を有するディジタル端末装置とＩＳＤＮ用終端装置との
間に配置されるＩＳＤＮ用通信速度変換装置において、
中間レート速度整合部でディジタル端末装置から出力さ
れた任意のボーレートの同期式データであるユーザデー
タを任意に定めた複数のボーレートの中間速度のデータ
として出力し、Ｓビットラッチ部で汎用のデータ通信用
Ｘインタフェース及び汎用のモデム用Ｖインタフェース
における制御線情報を保持してＳビットとして展開し、
Ｘビットラッチ部でフレーム同期信号をＸビットとし
て送出し、Ｅビット制御部で規定されたＥビットをＣＰ
Ｕの制御により出力し、速度整合部でＳビット及びＸビ
ットにより形成された中間速度をＥビットに基づき６４
Kbpsに整合させる送信側の速度整合手段を具備するよう
にしているので、汎用のデータ通信用Ｘインタフェース
及び汎用のモデム用Ｖインタフェースに対応するユーザ
データを６４KbpsＢチャネルデータに変換することがで
き、既存の汎用のディジタル端末装置と高速ディジタル
通信網ＩＳＤＮを接続可能にすることができる効果があ
る。
タ通信用Ｘインタフェース、モデム用Ｖインタフェース
を有するディジタル端末装置とＩＳＤＮ用終端装置との
間に配置されるＩＳＤＮ用通信速度変換装置において、
中間レート速度整合部でディジタル端末装置から出力さ
れた任意のボーレートの同期式データであるユーザデー
タを任意に定めた複数のボーレートの中間速度のデータ
として出力し、Ｓビットラッチ部で汎用のデータ通信用
Ｘインタフェース及び汎用のモデム用Ｖインタフェース
における制御線情報を保持してＳビットとして展開し、
Ｘビットラッチ部でフレーム同期信号をＸビットとし
て送出し、Ｅビット制御部で規定されたＥビットをＣＰ
Ｕの制御により出力し、速度整合部でＳビット及びＸビ
ットにより形成された中間速度をＥビットに基づき６４
Kbpsに整合させる送信側の速度整合手段を具備するよう
にしているので、汎用のデータ通信用Ｘインタフェース
及び汎用のモデム用Ｖインタフェースに対応するユーザ
データを６４KbpsＢチャネルデータに変換することがで
き、既存の汎用のディジタル端末装置と高速ディジタル
通信網ＩＳＤＮを接続可能にすることができる効果があ
る。
【図１】本発明の一実施例に係るＩＳＤＮ用通信速度変
換装置（ＩＳＤＮアダプタ）の回線接続上の構成概略図
である。
換装置（ＩＳＤＮアダプタ）の回線接続上の構成概略図
である。
【図２】本実施例のＩＳＤＮアダプタの概略構成図であ
る。
る。
【図３】ＩＳＤＮアダプタの速度整合手段の受信部の構
成ブロック図である。
成ブロック図である。
【図４】データ引き込み部の構成ブロック図である。
【図５】データ引き込み部におけるタイミングチャート
図である。
図である。
【図６】制御ビット制御部の構成ブロック図である。
【図７】制御ビット制御部におけるタイミングチャート
図である。
図である。
【図８】第１の同期引き込み回路の構成ブロック図であ
る。
る。
【図９】第１の同期引き込み回路におけるタイミングチ
ャート図である。
ャート図である。
【図１０】第２の同期引き込み回路の構成ブロック図で
ある。
ある。
【図１１】第２の同期引き込み回路におけるタイミング
チャート図である。
チャート図である。
【図１２】ＩＳＤＮアダプタの速度整合手段の送信部の
構成ブロック図である。
構成ブロック図である。
【図１３】中間レート速度整合部の構成ブロック図であ
る。
る。
【図１４】中間レート速度整合部におけるタイミングチ
ャート図である。
ャート図である。
１…ＩＳＤＮアダプタ、 ２…端末終端装置、 ３…端
末装置、 ４…端末装置通信手段、 ５…速度整合手
段、 ６…ＩＳＤＮＳ点インタフェース手段、３１…
Ｉ．４６０速度整合部、 ３２…データ引き込み部、
３３…制御ビット制御部、 ３４…第１の同期引き込み
回路、 ３５…第２の同期引き込み回路、４１…１６ビ
ットシリアルＦＩＦＯ部、 ４２…８カウント部、 ４
３…デコード部、 ４４…ボーレートジェネレータ部、
４５…８カウントロードタイミング部、 ４６…Ｓ／
Ｐ変換部、 ４７…Ｐ／Ｓ変換部、 ５１…１ショット
部、 ５２…８カウント部、 ５３…第１のデコード
部、 ５４…カウンタ部、５５…第２のデコード部、
５６…レジスタ部、 ６１…１μｓディレー部、６２…
フレームラッチ部、 ６３…第１の８カウント部、 ６
４…フレーム同期セット部、６５…第２の８カウント
部、 ６６…クリア解除部、 ６７…第１の１ショット
パルス化部、 ６８…第２の１ショットパルス化部、
７１…１μｓディレー回路、 ７２…第１のフレーム監
視部、７３…第２のフレーム監視部、 ７４…１０カウ
ント部、 ７５…同期確立監視部、 ８１…中間レート
速度整合部、 ８２…Ｓビットラッチ部、 ８３…Ｘビ
ットラッチ部、 ８４…Ｅビット制御部、８５…ＭＵ
Ｘ、 ８６…Ｉ．４６０速度整合部、 ９１…ＦＩＦＯ
部、 ９２…第１のクロックイネーブル部、 ９３…第
２のクロックイネーブル部、 ９４…セレクター部、
９５…１〜６カウント部、 ９６…Ｓ／Ｐ変換部、 ９
７…ラッチ部、 ９８…８カウント部、 ９９…Ｐ／Ｓ
変換部
末装置、 ４…端末装置通信手段、 ５…速度整合手
段、 ６…ＩＳＤＮＳ点インタフェース手段、３１…
Ｉ．４６０速度整合部、 ３２…データ引き込み部、
３３…制御ビット制御部、 ３４…第１の同期引き込み
回路、 ３５…第２の同期引き込み回路、４１…１６ビ
ットシリアルＦＩＦＯ部、 ４２…８カウント部、 ４
３…デコード部、 ４４…ボーレートジェネレータ部、
４５…８カウントロードタイミング部、 ４６…Ｓ／
Ｐ変換部、 ４７…Ｐ／Ｓ変換部、 ５１…１ショット
部、 ５２…８カウント部、 ５３…第１のデコード
部、 ５４…カウンタ部、５５…第２のデコード部、
５６…レジスタ部、 ６１…１μｓディレー部、６２…
フレームラッチ部、 ６３…第１の８カウント部、 ６
４…フレーム同期セット部、６５…第２の８カウント
部、 ６６…クリア解除部、 ６７…第１の１ショット
パルス化部、 ６８…第２の１ショットパルス化部、
７１…１μｓディレー回路、 ７２…第１のフレーム監
視部、７３…第２のフレーム監視部、 ７４…１０カウ
ント部、 ７５…同期確立監視部、 ８１…中間レート
速度整合部、 ８２…Ｓビットラッチ部、 ８３…Ｘビ
ットラッチ部、 ８４…Ｅビット制御部、８５…ＭＵ
Ｘ、 ８６…Ｉ．４６０速度整合部、 ９１…ＦＩＦＯ
部、 ９２…第１のクロックイネーブル部、 ９３…第
２のクロックイネーブル部、 ９４…セレクター部、
９５…１〜６カウント部、 ９６…Ｓ／Ｐ変換部、 ９
７…ラッチ部、 ９８…８カウント部、 ９９…Ｐ／Ｓ
変換部
Claims (2)
- 【請求項１】 汎用のデータ通信用Ｘインタフェース、
モデム用Ｖインタフェースを有するディジタル端末装置
とＩＳＤＮ用終端装置との間に配置されるＩＳＤＮ用通
信速度変換装置において、 前記ＩＳＤＮ用終端装置から出力された ６４KbpsＢチャ
ネルデータを任意に定めた複数のボーレートの中間速度
のデータとして出力する速度整合部と、 前記出力された中間速度のデータから同期フレームビッ
ト及び制御ビットを除くデータを抽出して任意のボーレ
ートのユーザデータに変換するデータ引き込み部と、 前記中間速度のデータから前記制御ビット及びＸビット
を抽出する制御ビット制御部と、 前記同期フレームビットの先頭８ビットを抽出してトリ
ガ信号を出力する第１の同期引き込み回路と、 前記第１の同期引き込み回路からのトリガ信号出力に基
づき前記同期フレームビットの後半１０ビットを抽出し
て同期引き込み完了の情報を出力する第２の同期引き込
み回路とを有する受信側の速度整合手段を具備したこと
を特徴とするＩＳＤＮ用通信速度変換装置。 - 【請求項２】 汎用のデータ通信用Ｘインタフェース、
モデム用Ｖインタフェースを有するディジタル端末装置
とＩＳＤＮ用終端装置との間に配置されるＩＳＤＮ用通
信速度変換装置において、 前記ディジタル端末装置から出力された任意のボーレー
トの同期式データである ユーザデータを任意に定めた複
数のボーレートの中間速度のデータとして出力する中間
レート速度整合部と、 汎用のデータ通信用Ｘインタフェース及び汎用のモデム
用Ｖインタフェースにおける制御線情報を保持してＳビ
ットとして展開するＳビットラッチ部と、 フレーム同期信号をＸビットとして送出するＸビットラ
ッチ部と、規定されたＥビットをＣＰＵの制御により出力するＥビ
ット制御部と、 前記Ｓビット及び前記Ｘビットにより形成された中間速
度を前記Ｅビットに基 づき６４Kbpsに整合させる速度整
合部とを有する送信側の速度整合手段を具備したことを
特徴とするＩＳＤＮ用通信速度変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16234691A JP3193395B2 (ja) | 1991-06-07 | 1991-06-07 | Ｉｓｄｎ用通信速度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16234691A JP3193395B2 (ja) | 1991-06-07 | 1991-06-07 | Ｉｓｄｎ用通信速度変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04360442A JPH04360442A (ja) | 1992-12-14 |
| JP3193395B2 true JP3193395B2 (ja) | 2001-07-30 |
Family
ID=15752814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16234691A Expired - Fee Related JP3193395B2 (ja) | 1991-06-07 | 1991-06-07 | Ｉｓｄｎ用通信速度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3193395B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2927213B2 (ja) * | 1995-07-07 | 1999-07-28 | 日本電気株式会社 | プロトコル多重通信方式 |
-
1991
- 1991-06-07 JP JP16234691A patent/JP3193395B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04360442A (ja) | 1992-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |