JP2927213B2 - プロトコル多重通信方式 - Google Patents
プロトコル多重通信方式Info
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Description
【０００１】
【発明の属する技術分野】本発明は、複数のプロトコル
によって多重化されたデータの送信及び／又は受信を行
う端末装置、通信制御装置、パーソナルコンピュータ等
におけるプロトコル多重通信方式に関し、特に、ＩＳＤ
Ｎ（Integrated Services Digital Network、サービス
総合ディジタル網）に接続される端末装置等におけるプ
ロトコル多重通信方式に関する。
によって多重化されたデータの送信及び／又は受信を行
う端末装置、通信制御装置、パーソナルコンピュータ等
におけるプロトコル多重通信方式に関し、特に、ＩＳＤ
Ｎ（Integrated Services Digital Network、サービス
総合ディジタル網）に接続される端末装置等におけるプ
ロトコル多重通信方式に関する。
【０００２】
【従来の技術】この種の従来の装置、例えば、６４Ｋｂ
ｐｓ（ビット／秒）の固定の伝送速度を有するＩＳＤＮ
のＢチャネルに接続される端末装置においては、複数の
プロトコルによって多重化されたデータの送受信を行う
ために、その各プロトコルに従った処理を行う必要があ
る。
ｐｓ（ビット／秒）の固定の伝送速度を有するＩＳＤＮ
のＢチャネルに接続される端末装置においては、複数の
プロトコルによって多重化されたデータの送受信を行う
ために、その各プロトコルに従った処理を行う必要があ
る。
【０００３】具体的には、端末装置の伝送速度（例え
ば、９６００ｂｐｓ）と、ＩＳＤＮのＢチャネルの伝送
速度（６４Ｋｂｐｓ）と、の整合を図るための速度整合
プロトコル（ＩＴＵ−Ｔ（International Telecommunic
ation Union-Telecommunication Standardization Sect
or、国際電気通信連合−電気通信標準化部門）勧告Ｖ．
１１０又はＶ．３０に規定される）に従う処理と、伝送
制御のための通信プロトコル（例えば、ＪＩＳ（Japane
se Industrial Standard、日本工業規格）Ｘ５１０４、
Ｘ５１０５、及びＸ５１０６に規定されるＨＤＬＣ手順
（High-level Data Link Control Procedure、ハイレベ
ルデータリンク制御手順））に従う処理と、の双方の処
理を行う必要がある。
ば、９６００ｂｐｓ）と、ＩＳＤＮのＢチャネルの伝送
速度（６４Ｋｂｐｓ）と、の整合を図るための速度整合
プロトコル（ＩＴＵ−Ｔ（International Telecommunic
ation Union-Telecommunication Standardization Sect
or、国際電気通信連合−電気通信標準化部門）勧告Ｖ．
１１０又はＶ．３０に規定される）に従う処理と、伝送
制御のための通信プロトコル（例えば、ＪＩＳ（Japane
se Industrial Standard、日本工業規格）Ｘ５１０４、
Ｘ５１０５、及びＸ５１０６に規定されるＨＤＬＣ手順
（High-level Data Link Control Procedure、ハイレベ
ルデータリンク制御手順））に従う処理と、の双方の処
理を行う必要がある。
【０００４】従来においては、ＩＳＤＮのＢチャネルよ
りも低い伝送速度を有する端末装置をＩＳＤＮに接続す
るにあたって、一般に、ＩＳＤＮ加入者線と端末装置と
の間に、速度変換の処理を行うための専用のＴＡ(Termi
nal Adaptor、端末アダプタ）を設置するようにしてい
た。
りも低い伝送速度を有する端末装置をＩＳＤＮに接続す
るにあたって、一般に、ＩＳＤＮ加入者線と端末装置と
の間に、速度変換の処理を行うための専用のＴＡ(Termi
nal Adaptor、端末アダプタ）を設置するようにしてい
た。
【０００５】図３は、従来例に係るプロトコル多重通信
装置の構成及び動作を説明するための図である。
装置の構成及び動作を説明するための図である。
【０００６】以下、図３を参照して、従来のプロトコル
多重通信方式の一例を説明する。
多重通信方式の一例を説明する。
【０００７】データの伝送速度が６４Ｋｂｐｓ以下の第
１の端末装置（Ａ）３１０は、ＩＳＤＮ加入者線を介し
てＩＳＤＮ３３０に接続されており、また、同じくデー
タの伝送速度が６４Ｋｂｐｓ以下の第２の端末装置
（Ｂ）３２０もＩＳＤＮ３３０に接続されており、両端
末装置の間でデータの送受信が行われる。
１の端末装置（Ａ）３１０は、ＩＳＤＮ加入者線を介し
てＩＳＤＮ３３０に接続されており、また、同じくデー
タの伝送速度が６４Ｋｂｐｓ以下の第２の端末装置
（Ｂ）３２０もＩＳＤＮ３３０に接続されており、両端
末装置の間でデータの送受信が行われる。
【０００８】第１の端末装置（Ａ）３１０から第２の端
末装置（Ｂ）３２０に対してデータを送信した際には、
まず、プロトコル処理部３１４において通信プロトコル
（例えば、ＨＤＬＣ手順）のための処理が行われ、続い
てシリアル−パラレル変換部３１３においてバイト単位
のパラレルデータからビットシリアルなシリアルデータ
への変換が行われる。
末装置（Ｂ）３２０に対してデータを送信した際には、
まず、プロトコル処理部３１４において通信プロトコル
（例えば、ＨＤＬＣ手順）のための処理が行われ、続い
てシリアル−パラレル変換部３１３においてバイト単位
のパラレルデータからビットシリアルなシリアルデータ
への変換が行われる。
【０００９】そして、変換されたシリアルデータに対し
てＶ．１１０／Ｘ．３０速度整合部３１２において、Ｉ
ＴＵ−Ｔ勧告Ｖ．１１０又はＸ．３０に規定される速度
整合プロトコルに従う速度変換の処理が行われる。
てＶ．１１０／Ｘ．３０速度整合部３１２において、Ｉ
ＴＵ−Ｔ勧告Ｖ．１１０又はＸ．３０に規定される速度
整合プロトコルに従う速度変換の処理が行われる。
【００１０】この速度変換の処理は、ＩＳＤＮ加入者線
のＢチャネル上の伝送速度が６４Ｋｂｐｓで固定となっ
ているために必要となる処理であり、Ｖ．１１０／Ｘ．
３０速度整合部３１２において、第１の端末装置（Ａ）
３１０における６４Ｋｂｐｓ以下の伝送速度（例えば、
９６００ｂｐｓ）からＩＳＤＮ加入者線のＢチャネル上
の６４Ｋｂｐｓの伝送速度への速度変換、及びその逆の
６４Ｋｂｐｓの伝送速度から６４Ｋｂｐｓ以下の伝送速
度への速度変換を行うものである。
のＢチャネル上の伝送速度が６４Ｋｂｐｓで固定となっ
ているために必要となる処理であり、Ｖ．１１０／Ｘ．
３０速度整合部３１２において、第１の端末装置（Ａ）
３１０における６４Ｋｂｐｓ以下の伝送速度（例えば、
９６００ｂｐｓ）からＩＳＤＮ加入者線のＢチャネル上
の６４Ｋｂｐｓの伝送速度への速度変換、及びその逆の
６４Ｋｂｐｓの伝送速度から６４Ｋｂｐｓ以下の伝送速
度への速度変換を行うものである。
【００１１】このようにして、所定の通信プロトコル、
及び速度整合プロトコルによって多重化されたデータ
（シリアルデータ）は、ドライバ／レシーバ３１１によ
ってＩＳＤＮ加入者線のＢチャネル上に送り込まれ、最
終的に、ＩＳＤＮ３３０を介して第２の端末装置（Ｂ）
３２０に送信される。
及び速度整合プロトコルによって多重化されたデータ
（シリアルデータ）は、ドライバ／レシーバ３１１によ
ってＩＳＤＮ加入者線のＢチャネル上に送り込まれ、最
終的に、ＩＳＤＮ３３０を介して第２の端末装置（Ｂ）
３２０に送信される。
【００１２】一方、第２の端末装置（Ｂ）３２０が第１
の端末装置（Ａ）３１０からデータを受信した際には、
上述した手順と基本的に逆の手順に従い、ドライバ／レ
シーバ３２１、Ｖ．１１０／Ｘ．３０速度整合部３２
２、シリアル−パラレル変換部３２３、及びプロトコル
処理部３２４を順次データが通過し、そのデータに対し
て所定の処理が行われることにより、最終的に、第２の
端末装置（Ｂ）３２０において処理可能なパラレルデー
タが得られる。
の端末装置（Ａ）３１０からデータを受信した際には、
上述した手順と基本的に逆の手順に従い、ドライバ／レ
シーバ３２１、Ｖ．１１０／Ｘ．３０速度整合部３２
２、シリアル−パラレル変換部３２３、及びプロトコル
処理部３２４を順次データが通過し、そのデータに対し
て所定の処理が行われることにより、最終的に、第２の
端末装置（Ｂ）３２０において処理可能なパラレルデー
タが得られる。
【００１３】
【発明が解決しようとする課題】しかしながら、図３に
示した従来の装置においては、ＩＴＵ−Ｔ勧告Ｖ．１１
０又はＸ．３０に規定される速度整合プロトコル、及び
伝送制御のための通信プロトコルといった各プロトコル
に従う処理のために専用のハードウェアが必要となるた
め、端末装置等のハードウェアの規模が大きくなるとい
う問題がある。
示した従来の装置においては、ＩＴＵ−Ｔ勧告Ｖ．１１
０又はＸ．３０に規定される速度整合プロトコル、及び
伝送制御のための通信プロトコルといった各プロトコル
に従う処理のために専用のハードウェアが必要となるた
め、端末装置等のハードウェアの規模が大きくなるとい
う問題がある。
【００１４】従って、本発明は上記問題点に鑑みてなさ
れたものであり、速度整合プロトコルに従う処理と通信
プロトコルに従う処理とを一括して扱える構成を採用す
ることにより、複数のプロトコルによって多重化された
データを扱う端末装置を小型、軽量化することを目的と
する。
れたものであり、速度整合プロトコルに従う処理と通信
プロトコルに従う処理とを一括して扱える構成を採用す
ることにより、複数のプロトコルによって多重化された
データを扱う端末装置を小型、軽量化することを目的と
する。
【００１５】また、本発明は、速度整合プロトコルに従
う処理のための新規な回路構成を採用することにより、
専用の装置を用いなくとも、より容易、かつ汎用的に、
速度整合の処理を行えるようにすることを目的とする。
う処理のための新規な回路構成を採用することにより、
専用の装置を用いなくとも、より容易、かつ汎用的に、
速度整合の処理を行えるようにすることを目的とする。
【００１６】なお、時分割多重されたシリアルデータを
速度整合するための従来の技術として、シリアルデータ
を一旦パラレルデータに変換した上で速度整合を行うよ
うにしたもの（特開昭６３−１８２９２６号公報参照）
が存在するが、この方法は、あくまでも伝送路の途上に
おける速度整合の方法を開示しているに過ぎず、端末装
置における上記問題点を解消するものではない。
速度整合するための従来の技術として、シリアルデータ
を一旦パラレルデータに変換した上で速度整合を行うよ
うにしたもの（特開昭６３−１８２９２６号公報参照）
が存在するが、この方法は、あくまでも伝送路の途上に
おける速度整合の方法を開示しているに過ぎず、端末装
置における上記問題点を解消するものではない。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、同一のチャネルに対し所定の速度整合プ
ロトコル及び所定の通信プロトコルを含む複数のプロト
コルによって多重化されたデータを受信するためのプロ
トコル多重通信方式において、シリアルデータをパラレ
ルデータに変換する変換手段の後段に、前記変換後のパ
ラレルデータに対して、伝送速度の整合のための所定の
ビット抽出を行って前記速度整合プロトコル処理を行う
とともに、前記ビット抽出が行われた後のパラレルデー
タに対して前記所定の通信プロトコルに従う処理を行う
演算手段を備えたことを特徴とする。
め、本発明は、同一のチャネルに対し所定の速度整合プ
ロトコル及び所定の通信プロトコルを含む複数のプロト
コルによって多重化されたデータを受信するためのプロ
トコル多重通信方式において、シリアルデータをパラレ
ルデータに変換する変換手段の後段に、前記変換後のパ
ラレルデータに対して、伝送速度の整合のための所定の
ビット抽出を行って前記速度整合プロトコル処理を行う
とともに、前記ビット抽出が行われた後のパラレルデー
タに対して前記所定の通信プロトコルに従う処理を行う
演算手段を備えたことを特徴とする。
【００１８】また、本発明は、同一のチャネルに対し所
定の速度整合プロトコル及び所定の通信プロトコルを含
む複数のプロトコルによって多重化されたデータを送信
するためのプロトコル多重通信方式において、パラレル
データをシリアルデータに変換する変換手段の前段に、
前記変換前のパラレルデータに対して、伝送速度の整合
ための所定のビット挿入を行って前記速度整合プロトコ
ル処理を行うとともに、前記ビット挿入が行われる前の
パラレルデータに対して前記所定の通信プロトコルに従
う処理を行う演算手段を備えたことを特徴とする。
定の速度整合プロトコル及び所定の通信プロトコルを含
む複数のプロトコルによって多重化されたデータを送信
するためのプロトコル多重通信方式において、パラレル
データをシリアルデータに変換する変換手段の前段に、
前記変換前のパラレルデータに対して、伝送速度の整合
ための所定のビット挿入を行って前記速度整合プロトコ
ル処理を行うとともに、前記ビット挿入が行われる前の
パラレルデータに対して前記所定の通信プロトコルに従
う処理を行う演算手段を備えたことを特徴とする。
【００１９】さらに、本発明は、データを送信及び／又
は受信するドライバ／レシーバと、該ドライバ／レシー
バとの間でシリアル形式のデータを授受し、該シリアル
データとパラレルデータとを双方に変換するための変換
手段と、該変換手段との間でパラレル形式のデータを授
受し、該パラレル形式のデータに対して所定のビット抽
出及び／又はビット挿入を行うための演算手段と、該演
算手段との間でデータが読み出し／書き込みされる記憶
手段と、を含み、複数のプロトコルに従うデータに対し
て、少なくとも伝送速度の整合を行うことを特徴とする
プロトコル多重通信方式を提供する。
は受信するドライバ／レシーバと、該ドライバ／レシー
バとの間でシリアル形式のデータを授受し、該シリアル
データとパラレルデータとを双方に変換するための変換
手段と、該変換手段との間でパラレル形式のデータを授
受し、該パラレル形式のデータに対して所定のビット抽
出及び／又はビット挿入を行うための演算手段と、該演
算手段との間でデータが読み出し／書き込みされる記憶
手段と、を含み、複数のプロトコルに従うデータに対し
て、少なくとも伝送速度の整合を行うことを特徴とする
プロトコル多重通信方式を提供する。
【００２０】
【発明の実施の形態】本発明の一実施形態を簡単に概説
すれば、本実施形態は、ＩＴＵ−Ｔ勧告Ｉ．４３０、
Ｉ．４３１に規定されるＩＳＤＮ加入者線のＢチャネル
上の６４Ｋｂｐｓの伝送速度を有するシリアルデータ
が、端末装置等においては最終的にパラレルデータとし
て処理されることに着目し、例えば、ＩＳＤＮからデー
タを受信する際には、Ｂチャネル上の６４Ｋｂｐｓのシ
リアルデータを一旦無条件にパラレルデータに変換し、
この変換された後のパラレルデータに対して、本来的に
は通信プロトコルに従う処理を行うＣＰＵを用いて、Ｉ
ＴＵ−Ｔ勧告Ｖ．１１０又はＸ．３０に規定される速度
整合プロトコルに従う処理、及びＨＤＬＣ手順等の通信
プロトコルに従う処理を並行して行えるようにするもの
である。
すれば、本実施形態は、ＩＴＵ−Ｔ勧告Ｉ．４３０、
Ｉ．４３１に規定されるＩＳＤＮ加入者線のＢチャネル
上の６４Ｋｂｐｓの伝送速度を有するシリアルデータ
が、端末装置等においては最終的にパラレルデータとし
て処理されることに着目し、例えば、ＩＳＤＮからデー
タを受信する際には、Ｂチャネル上の６４Ｋｂｐｓのシ
リアルデータを一旦無条件にパラレルデータに変換し、
この変換された後のパラレルデータに対して、本来的に
は通信プロトコルに従う処理を行うＣＰＵを用いて、Ｉ
ＴＵ−Ｔ勧告Ｖ．１１０又はＸ．３０に規定される速度
整合プロトコルに従う処理、及びＨＤＬＣ手順等の通信
プロトコルに従う処理を並行して行えるようにするもの
である。
【００２１】以下、本発明の一実施形態を図面を参照し
て詳細に説明する。
て詳細に説明する。
【００２２】図１は、本発明の一実施形態に係るプロト
コル多重通信装置の構成を示すブロック図である。
コル多重通信装置の構成を示すブロック図である。
【００２３】以下、図１を参照して、本実施形態に係る
プロトコル多重通信装置１の構成を説明する。
プロトコル多重通信装置１の構成を説明する。
【００２４】プロトコル多重通信装置１は、例えば、端
末装置等の内部に組み込まれるものであり、ＩＳＤＮに
接続された伝送路（「ＩＳＤＮ加入者線」ともいう）２
を介してデータの送受信を行うためのドライバ／レシー
バ３、シリアルデータとパラレルデータとを双方に変換
するためのシリアル−パラレル変換部５、複数のプロト
コル処理を行うことが可能なＣＰＵ１１、プロトコル処
理が行われたデータ、及びプロトコル処理を行うべきデ
ータを記憶するメモリ７、から構成されている。
末装置等の内部に組み込まれるものであり、ＩＳＤＮに
接続された伝送路（「ＩＳＤＮ加入者線」ともいう）２
を介してデータの送受信を行うためのドライバ／レシー
バ３、シリアルデータとパラレルデータとを双方に変換
するためのシリアル−パラレル変換部５、複数のプロト
コル処理を行うことが可能なＣＰＵ１１、プロトコル処
理が行われたデータ、及びプロトコル処理を行うべきデ
ータを記憶するメモリ７、から構成されている。
【００２５】ここで、ドライバ／レシーバ３とシリアル
−パラレル変換部５との間、シリアル−パラレル変換部
５とメモリ７との間、メモリ７と制御部９との間、はそ
れぞれ、シリアルデータ線４、第１のパラレルデータ線
（Ａ）６、第２のパラレルデータ線（Ｂ）８、によって
接続されている。
−パラレル変換部５との間、シリアル−パラレル変換部
５とメモリ７との間、メモリ７と制御部９との間、はそ
れぞれ、シリアルデータ線４、第１のパラレルデータ線
（Ａ）６、第２のパラレルデータ線（Ｂ）８、によって
接続されている。
【００２６】また、シリアル−パラレル変換部５とＣＰ
Ｕ１１との間には、シリアル−パラレル変換部５からの
割り込み信号をＣＰＵ１１に通知するための割り込み制
御線１０が接続されている。
Ｕ１１との間には、シリアル−パラレル変換部５からの
割り込み信号をＣＰＵ１１に通知するための割り込み制
御線１０が接続されている。
【００２７】さらに、ＣＰＵ１１とメモリ７との間、メ
モリ７と上位装置の制御部９との間には、それぞれ、メ
モリ７を制御するための第１のメモリ制御線（Ａ）１
２、第２のメモリ制御線（Ｂ）１３が接続されている。
モリ７と上位装置の制御部９との間には、それぞれ、メ
モリ７を制御するための第１のメモリ制御線（Ａ）１
２、第２のメモリ制御線（Ｂ）１３が接続されている。
【００２８】以下、図１及び図２を参照して、本発明の
一実施形態に係るプロトコル多重通信装置１の動作を説
明する。
一実施形態に係るプロトコル多重通信装置１の動作を説
明する。
【００２９】まず、ＩＳＤＮから、複数のプロトコルに
よって多重化されたデータを受信する際の動作を説明す
る。
よって多重化されたデータを受信する際の動作を説明す
る。
【００３０】ＩＳＤＮ加入者線２のＢチャネル上に現れ
た６４Ｋｂｐｓのシリアルデータは、ドライバ／レシー
バ３において受信され、この受信されたシリアルデータ
は、シリアルデータ線４を介してシリアル−パラレル変
換部５に入力される。
た６４Ｋｂｐｓのシリアルデータは、ドライバ／レシー
バ３において受信され、この受信されたシリアルデータ
は、シリアルデータ線４を介してシリアル−パラレル変
換部５に入力される。
【００３１】そして、シリアル−パラレル変換部５に入
力された６４Ｋｂｐｓのシリアルデータは、シリアル−
パラレル変換部５において、バイト単位の８Ｋバイト／
秒のパラレルデータに変換され、変換後のパラレルデー
タは、ＣＰＵ１１のデータバス（第１のパラレルデータ
線（Ａ）６）上に出力される。
力された６４Ｋｂｐｓのシリアルデータは、シリアル−
パラレル変換部５において、バイト単位の８Ｋバイト／
秒のパラレルデータに変換され、変換後のパラレルデー
タは、ＣＰＵ１１のデータバス（第１のパラレルデータ
線（Ａ）６）上に出力される。
【００３２】一方、シリアル−パラレル変換部５におい
ては、バイト単位で割り込み制御信号を発生し、この信
号を割り込み制御線１０を介してＣＰＵ１１に通知す
る。
ては、バイト単位で割り込み制御信号を発生し、この信
号を割り込み制御線１０を介してＣＰＵ１１に通知す
る。
【００３３】ＣＰＵ１１においては、通知された割り込
み制御信号をトリガーとして、第１のパラレルデータ線
（Ａ）６上のパラレルデータを取り込む。
み制御信号をトリガーとして、第１のパラレルデータ線
（Ａ）６上のパラレルデータを取り込む。
【００３４】取り込まれたパラレルデータに対しては、
ＣＰＵ１１において、図２に示すプロトコル処理が行わ
れる。
ＣＰＵ１１において、図２に示すプロトコル処理が行わ
れる。
【００３５】図２は、本実施形態に係るプロトコル多重
通信装置１のＣＰＵ１１における処理を説明するための
フローチャートである。
通信装置１のＣＰＵ１１における処理を説明するための
フローチャートである。
【００３６】以下、図２を参照して、ＣＰＵ１１に取り
込まれたデータに対する一連の処理を説明する。
込まれたデータに対する一連の処理を説明する。
【００３７】まず、シリアル−パラレル変換部５におい
て変換された後の８Ｋバイト／秒のパラレルデータに対
して、ＩＴＵ−Ｔ勧告Ｖ．１１０又はＸ．３０に規定さ
れる速度整合プロトコルに従う処理が行われる（ステッ
プ２０１及びステップ２０２）。
て変換された後の８Ｋバイト／秒のパラレルデータに対
して、ＩＴＵ−Ｔ勧告Ｖ．１１０又はＸ．３０に規定さ
れる速度整合プロトコルに従う処理が行われる（ステッ
プ２０１及びステップ２０２）。
【００３８】具体的には、第１の処理として、ＩＴＵ−
Ｔ勧告Ｖ．１１０又はＸ．３０に規定される速度整合プ
ロトコルにおける「ＲＡ２」の速度変換の処理が行われ
る（ステップ２０１）。
Ｔ勧告Ｖ．１１０又はＸ．３０に規定される速度整合プ
ロトコルにおける「ＲＡ２」の速度変換の処理が行われ
る（ステップ２０１）。
【００３９】ここで、「ＲＡ２」の速度変換の処理と
は、６４Ｋｂｐｓの固定の伝送速度から、所定の中間速
度に変換することをいい、より詳細には、Ｄチャネルよ
り得た端末装置の伝送速度の情報又は予め設定してある
端末装置の伝送速度の情報に基づいて、バイト単位のデ
ータ内で１ビット目から数えて８ビット、４ビット、２
ビット、又は１ビット分の任意のビット数を選択し、Ｒ
Ａ２のデータとして抽出することをいう。
は、６４Ｋｂｐｓの固定の伝送速度から、所定の中間速
度に変換することをいい、より詳細には、Ｄチャネルよ
り得た端末装置の伝送速度の情報又は予め設定してある
端末装置の伝送速度の情報に基づいて、バイト単位のデ
ータ内で１ビット目から数えて８ビット、４ビット、２
ビット、又は１ビット分の任意のビット数を選択し、Ｒ
Ａ２のデータとして抽出することをいう。
【００４０】続いて、第２の処理として、ステップ２０
１で抽出されたＲＡ２のデータをバイト単位にまとめ、
同じく上記Ｖ．１１０又はＸ．３０に規定される速度整
合プロトコルにおける「ＲＡ１」の速度変換の処理のた
めのヘッダバイトをサーチし、このヘッダバイトを検出
した後に、データ部と信号線部を分離して抽出し、所定
の中間速度から端末装置の伝送速度（例えば、９６００
ｂｐｓ）への速度変換を行う（ステップ２０２）。
１で抽出されたＲＡ２のデータをバイト単位にまとめ、
同じく上記Ｖ．１１０又はＸ．３０に規定される速度整
合プロトコルにおける「ＲＡ１」の速度変換の処理のた
めのヘッダバイトをサーチし、このヘッダバイトを検出
した後に、データ部と信号線部を分離して抽出し、所定
の中間速度から端末装置の伝送速度（例えば、９６００
ｂｐｓ）への速度変換を行う（ステップ２０２）。
【００４１】次に、上述したステップ２０１及びステッ
プ２０２の伝送速度の整合のための処理がなされたパラ
レルデータに対して、上記ＪＩＳ Ｘ５１０４、Ｘ５１
０５、及びＸ５１０６に規定されるＨＤＬＣ手順の通信
プロトコルに従う処理が行われる（ステップ２０３及び
ステップ２０４）。
プ２０２の伝送速度の整合のための処理がなされたパラ
レルデータに対して、上記ＪＩＳ Ｘ５１０４、Ｘ５１
０５、及びＸ５１０６に規定されるＨＤＬＣ手順の通信
プロトコルに従う処理が行われる（ステップ２０３及び
ステップ２０４）。
【００４２】具体的には、第３の処理として、ＨＤＬＣ
手順に従うフレームに含まれるフラグ（“０１１１１１
１０”、７Ｅ（h））の検出を行い、検出されたフラグ
に続く、バイト単位に整列されたデータに対して、「０
除去」と呼ばれる処理を行い、ＨＤＬＣ手順データを合
成する（ステップ２０３）。
手順に従うフレームに含まれるフラグ（“０１１１１１
１０”、７Ｅ（h））の検出を行い、検出されたフラグ
に続く、バイト単位に整列されたデータに対して、「０
除去」と呼ばれる処理を行い、ＨＤＬＣ手順データを合
成する（ステップ２０３）。
【００４３】ここで、「０除去」とは、先頭フラグと最
後尾フラグとに挟まれるフレーム内のデータにおいて、
“１”が５ビットと連続した際に、この次のビットに現
れる“０”を除去するという処理であり、“１”が６ビ
ット連続する先頭フラグと最後尾フラグのビットパター
ンと同一パターンがフレーム内に現れることを防ぐため
の、送信側において挿入された“０”を、受信側におい
て除去する処理である。（なお、送信側においては、５
ビット連続した“１”の次に“０”を挿入する処理
（「０挿入」という）が行われる。）
後尾フラグとに挟まれるフレーム内のデータにおいて、
“１”が５ビットと連続した際に、この次のビットに現
れる“０”を除去するという処理であり、“１”が６ビ
ット連続する先頭フラグと最後尾フラグのビットパター
ンと同一パターンがフレーム内に現れることを防ぐため
の、送信側において挿入された“０”を、受信側におい
て除去する処理である。（なお、送信側においては、５
ビット連続した“１”の次に“０”を挿入する処理
（「０挿入」という）が行われる。）
【００４４】なお、ＨＤＬＣ手順においては、このよう
な「０除去」及び「０挿入」の処理を行うことによっ
て、送信するデータのビット配列に制限のない、いわゆ
る「ビット透過性」のあるデータ通信を実現している。
な「０除去」及び「０挿入」の処理を行うことによっ
て、送信するデータのビット配列に制限のない、いわゆ
る「ビット透過性」のあるデータ通信を実現している。
【００４５】上述した第３の処理に続き、第４の処理と
して、合成されたＨＤＬＣ手順データに対してＨＤＬＣ
手順に従うプロトコル処理を行い、その処理された結果
を、第１のパラレルデータ線（Ａ）６を介してメモリ７
の所定領域に書き込む（ステップ２０４）。なお、メモ
リ７への書き込みは、ＣＰＵ１１が第１のメモリ制御線
（Ａ）１２によってメモリ７のメモリアドレスを指定す
ることによって行われる。
して、合成されたＨＤＬＣ手順データに対してＨＤＬＣ
手順に従うプロトコル処理を行い、その処理された結果
を、第１のパラレルデータ線（Ａ）６を介してメモリ７
の所定領域に書き込む（ステップ２０４）。なお、メモ
リ７への書き込みは、ＣＰＵ１１が第１のメモリ制御線
（Ａ）１２によってメモリ７のメモリアドレスを指定す
ることによって行われる。
【００４６】そして、メモリ７の所定領域に書き込まれ
たデータについては、上位装置の制御部９において、第
２のメモリ制御線（Ｂ）１３によって所定のメモリアド
レスを指定し、ＣＰＵ１１の処理タイミングとは別の非
同期のタイミングで第２のパラレルデータ線（Ｂ）８を
介して読み出され、この読み出されたパラレルデータに
対して、上位装置において所定の制御処理がなされる。
たデータについては、上位装置の制御部９において、第
２のメモリ制御線（Ｂ）１３によって所定のメモリアド
レスを指定し、ＣＰＵ１１の処理タイミングとは別の非
同期のタイミングで第２のパラレルデータ線（Ｂ）８を
介して読み出され、この読み出されたパラレルデータに
対して、上位装置において所定の制御処理がなされる。
【００４７】なお、上位装置の制御部９とＣＰＵ１１と
が、これらの間に配置されたメモリ７を介して、非同期
のタイミングで読み出し又は書き込みを相互に行うこと
により、物理的な伝送速度の整合が行われる。
が、これらの間に配置されたメモリ７を介して、非同期
のタイミングで読み出し又は書き込みを相互に行うこと
により、物理的な伝送速度の整合が行われる。
【００４８】以上において、ＩＳＤＮから、複数のプロ
トコルによって多重化されたデータを受信する際の動作
について説明したが、この逆に、複数のプロトコルによ
って多重化されたデータをＩＳＤＮへ送信する際の動作
についても、上述した手順と基本的に逆の手順に従うこ
とによって実現することができる。
トコルによって多重化されたデータを受信する際の動作
について説明したが、この逆に、複数のプロトコルによ
って多重化されたデータをＩＳＤＮへ送信する際の動作
についても、上述した手順と基本的に逆の手順に従うこ
とによって実現することができる。
【００４９】以下、複数のプロトコルによって多重化さ
れたデータをＩＳＤＮへ送信する際の動作を説明する。
れたデータをＩＳＤＮへ送信する際の動作を説明する。
【００５０】送信すべきパラレルデータが、上位装置の
制御部９によってメモリ７の所定領域に順次書き込まれ
ると、ＣＰＵ１１は、この書き込まれたパラレルデータ
に対して上位装置の制御部９とは別の非同期のタイミン
グで読み出しを行う。
制御部９によってメモリ７の所定領域に順次書き込まれ
ると、ＣＰＵ１１は、この書き込まれたパラレルデータ
に対して上位装置の制御部９とは別の非同期のタイミン
グで読み出しを行う。
【００５１】ここで、上位装置の制御部９からメモリ７
への書き込みは、第２のパラレルデータ線（Ｂ）８を介
して、第２のメモリ制御線（Ｂ）１３によってメモリア
ドレスを指定することによって行われる。また、ＣＰＵ
１１によるメモリ７からの読み出しは、第１のメモリ制
御線（Ａ）１２によってメモリアドレスを指定すること
によって行われ、第１のパラレルデータ線（Ａ）６上に
出力されたデータがＣＰＵ１１内に取り込まれる。
への書き込みは、第２のパラレルデータ線（Ｂ）８を介
して、第２のメモリ制御線（Ｂ）１３によってメモリア
ドレスを指定することによって行われる。また、ＣＰＵ
１１によるメモリ７からの読み出しは、第１のメモリ制
御線（Ａ）１２によってメモリアドレスを指定すること
によって行われ、第１のパラレルデータ線（Ａ）６上に
出力されたデータがＣＰＵ１１内に取り込まれる。
【００５２】次に、ＣＰＵ１１に取り込まれたパラレル
データに対して、ＩＴＵ−Ｔ勧告Ｖ．１１０又はＸ．３
０に規定される速度整合プロトコルに従う所定のビット
挿入処理、及び上述したＪＩＳ Ｘ５１０４、Ｘ５１０
５、及びＸ５１０６に規定されるＨＤＬＣ手順の送信時
の処理が行われる。
データに対して、ＩＴＵ−Ｔ勧告Ｖ．１１０又はＸ．３
０に規定される速度整合プロトコルに従う所定のビット
挿入処理、及び上述したＪＩＳ Ｘ５１０４、Ｘ５１０
５、及びＸ５１０６に規定されるＨＤＬＣ手順の送信時
の処理が行われる。
【００５３】このようなＣＰＵ１１における処理によっ
て得られたプロトコル多重されたパラレルデータ、すな
わち、ＩＳＤＮ加入者線２のＢチャネル上の伝送速度に
適合し、かつＨＤＬＣ手順に従うデータは、第１のパラ
レルデータ線（Ａ）６を介してシリアル−パラレル変換
部５に入力され、シリアル−パラレル変換部５におい
て、シリアルデータへと変換される。
て得られたプロトコル多重されたパラレルデータ、すな
わち、ＩＳＤＮ加入者線２のＢチャネル上の伝送速度に
適合し、かつＨＤＬＣ手順に従うデータは、第１のパラ
レルデータ線（Ａ）６を介してシリアル−パラレル変換
部５に入力され、シリアル−パラレル変換部５におい
て、シリアルデータへと変換される。
【００５４】そして、シリアル−パラレル変換部５にお
いて変換された後のシリアルデータは、ドライバ／レシ
ーバ３を介してＩＳＤＮ加入者線２のＢチャネル上に出
力され、最終的に、ＩＳＤＮを介して通信相手となる端
末装置に送信される。
いて変換された後のシリアルデータは、ドライバ／レシ
ーバ３を介してＩＳＤＮ加入者線２のＢチャネル上に出
力され、最終的に、ＩＳＤＮを介して通信相手となる端
末装置に送信される。
【００５５】なお、本実施形態における端末装置の伝送
速度としては、当然、９６００ｂｐｓ以外にも、３００
ないし５６Ｋｂｐｓの任意の伝送速度を採用することが
できる。
速度としては、当然、９６００ｂｐｓ以外にも、３００
ないし５６Ｋｂｐｓの任意の伝送速度を採用することが
できる。
【００５６】また、通信プロトコルについても、上述し
たＨＤＬＣ手順以外に、調歩同期系手順、制御キャラク
タを用いるＢＳＣ手順（Binary Synchronous Communica
tionProtocol）、ＩＴＵ−Ｔ勧告Ｇ．８０４に規定され
るセルリレー手順等の各種の伝送制御手順を採用するこ
とができる。
たＨＤＬＣ手順以外に、調歩同期系手順、制御キャラク
タを用いるＢＳＣ手順（Binary Synchronous Communica
tionProtocol）、ＩＴＵ−Ｔ勧告Ｇ．８０４に規定され
るセルリレー手順等の各種の伝送制御手順を採用するこ
とができる。
【００５７】さらに、ＣＰＵ１１において、速度整合プ
ロトコル又は通信プロトコル以外の処理を行うことも当
然可能であり、また、ＣＰＵ１１において、速度整合プ
ロトコルのみを行い、通信プロトコルについては別の演
算手段を用いるようにすること可能である。
ロトコル又は通信プロトコル以外の処理を行うことも当
然可能であり、また、ＣＰＵ１１において、速度整合プ
ロトコルのみを行い、通信プロトコルについては別の演
算手段を用いるようにすること可能である。
【００５８】さらにまた、ＣＰＵ１１は、必要に応じ
て、内部に所定のレジスタ、スタック用メモリ、内蔵Ｒ
ＡＭ等を含むものとする。
て、内部に所定のレジスタ、スタック用メモリ、内蔵Ｒ
ＡＭ等を含むものとする。
【００５９】以上、本発明の好ましい一実施形態を説明
したが、本発明はこのような実施形態に限定されるもの
ではなく、本発明の原理に準ずる各種の実施形態を含
む。
したが、本発明はこのような実施形態に限定されるもの
ではなく、本発明の原理に準ずる各種の実施形態を含
む。
【００６０】
【発明の効果】以上説明したように本発明は、速度整合
プロトコルに従う処理と通信プロトコルに従う処理とを
一括して扱える構成を採用したことにより、端末装置を
小型、軽量化することができ、さらに、ハードウェアの
構造を単純化することによってそのコストを大幅に低減
することができるという効果を奏する。
プロトコルに従う処理と通信プロトコルに従う処理とを
一括して扱える構成を採用したことにより、端末装置を
小型、軽量化することができ、さらに、ハードウェアの
構造を単純化することによってそのコストを大幅に低減
することができるという効果を奏する。
【００６１】また、本発明は、変換されたパラレルデー
タに対して速度整合を行うための新規な回路構成を採用
したことにより、速度整合に必要とされるビット抽出等
の処理をより容易に、かつ汎用的に行うことができると
共に、一の演算手段によって速度整合以外の他のプロト
コル処理を同時に行うことができるという効果を奏す
る。
タに対して速度整合を行うための新規な回路構成を採用
したことにより、速度整合に必要とされるビット抽出等
の処理をより容易に、かつ汎用的に行うことができると
共に、一の演算手段によって速度整合以外の他のプロト
コル処理を同時に行うことができるという効果を奏す
る。
【図１】本発明の一実施形態に係るプロトコル多重通信
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係るプロトコル多重通信
装置の動作を説明するためのフローチャートである。
装置の動作を説明するためのフローチャートである。
【図３】従来例に係るプロトコル多重通信装置の構成及
び動作を説明するための図である。
び動作を説明するための図である。
【符号の説明】 １ プロトコル多重通信装置 ２ 伝送路（ＩＳＤＮ加入者線） ３ ドライバ／レシーバ ４ シリアルデータ線 ５ シリアル−パラレル変換部 ６ パラレルデータ線Ａ（第１のパラレルデータ線） ７ メモリ ８ パラレルデータ線Ｂ（第２のパラレルデータ線） ９ 上位装置の制御部 １０ 割り込み制御線 １１ ＣＰＵ １２ メモリ制御線Ａ（第１のメモリ制御線） １３ メモリ制御線Ｂ（第２のメモリ制御線） ３１０ 端末装置Ａ（第１の端末装置） ３２０ 端末装置Ｂ（第２の端末装置） ３１１、３２１ ドライバ／レシーバ ３１２、３２２ Ｖ．１１０／Ｘ．３０速度整合部 ３１３、３２３ シリアル−パラレル変換部 ３１４、３２４ プロトコル処理部 ３３０ ＩＳＤＮ
Claims (7)
- 【請求項１】同一のチャネルに対し所定の速度整合プロ
トコル及び所定の通信プロトコルを含む複数のプロトコ
ルによって多重化されたデータを受信するためのプロト
コル多重通信方式において、 シリアルデータをパラレルデータに変換する変換手段の
後段に、前記変換後のパラレルデータに対して、伝送速
度の整合のための所定のビット抽出を行って前記速度整
合プロトコル処理を行うとともに、前記ビット抽出が行
われた後のパラレルデータに対して前記所定の通信プロ
トコルに従う処理を行う演算手段を備えたことを特徴と
するプロトコル多重通信方式。 - 【請求項２】同一のチャネルに対し所定の速度整合プロ
トコル及び所定の通信プロトコルを含む複数のプロトコ
ルによって多重化されたデータを送信するためのプロト
コル多重通信方式において、 パラレルデータをシリアルデータに変換する変換手段の
前段に、前記変換前のパラレルデータに対して、伝送速
度の整合ための所定のビット挿入を行って前記速度整合
プロトコル処理を行うとともに、前記ビット挿入が行わ
れる前のパラレルデータに対して前記所定の通信プロト
コルに従う処理を行う演算手段を備えたことを特徴とす
るプロトコル多重通信方式。 - 【請求項３】ＩＴＵ−Ｔ勧告Ｉ．４３０及びＩ．４３１
に規定されるサービス総合ディジタル網（「ＩＳＤＮ」
ともいう）のＢチャネルを介してデータを送信及び／又
は受信するドライバ／レシーバと、 該ドライバ／レシーバとの間でシリアル形式のデータを
授受し、該シリアル形式のデータとパラレルデータとを
双方に変換するための変換手段と、 該変換手段との間でパラレル形式のデータを授受し、該
パラレル形式のデータに対して所定のビット抽出及び／
又はビット挿入を行うことでＩＴＵ−Ｔ勧告Ｖ．１１０
又はＸ３０に規定される速度整合プロトコル処理を行う
演算手段と、 該演算手段との間でデータが読み出し／書き込みされる
記憶手段と、 を含み、前記演算手段が、 所定の速度整合プロトコル及び所定の
通信プロトコルを含む複数のプロトコルに従うデータに
対して、少なくとも伝送速度の整合を行うとともに、さ
らにＨＤＬＣ手順などの所定の通信プロトコルに従う処
理を行うことを特徴とするプロトコル多重通信方式。 - 【請求項４】請求項３記載のプロトコル多重通信方式に
おいて、 上位装置における制御手段が、前記記憶手段との間で、
前記演算手段とは独立して書き込み及び／又は読み出し
を行うことによりデータの授受を行う ことを特徴とする
プロトコル多重通信方式。 - 【請求項５】前記演算手段が、前記変換手段による割り
込みに基づいて、前記変換手段からデータを受け取るこ
とを特徴とする請求項３又は請求項４に記載のプロトコ
ル多重通信方式。 - 【請求項６】前記データの送信又は受信を、ＩＴＵ−Ｔ
勧告Ｉ．４３０及びＩ．４３１に規定されるサービス総
合ディジタル網（「ＩＳＤＮ」ともいう）のＢチャネル
を介して行うことを特徴とする請求項１又は２記載のプ
ロトコル多重通信方式。 - 【請求項７】前記演算手段によって行われる前記ビット
抽出又は前記ビット挿入が、ＩＴＵ−Ｔ勧告Ｖ．１１０
又はＸ．３０に規定される速度整合プロトコルに従うも
のであることを特徴とする請求項６記載のプロトコル多
重通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196081A JP2927213B2 (ja) | 1995-07-07 | 1995-07-07 | プロトコル多重通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196081A JP2927213B2 (ja) | 1995-07-07 | 1995-07-07 | プロトコル多重通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0923228A JPH0923228A (ja) | 1997-01-21 |
| JP2927213B2 true JP2927213B2 (ja) | 1999-07-28 |
Family
ID=16351894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7196081A Expired - Fee Related JP2927213B2 (ja) | 1995-07-07 | 1995-07-07 | プロトコル多重通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927213B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4904920B2 (ja) * | 2006-05-23 | 2012-03-28 | 富士通株式会社 | 雛形文書作成プログラム、雛形文書作成方法および雛形文書作成装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07119327B2 (ja) * | 1987-05-01 | 1995-12-20 | 三井・デュポンポリケミカル株式会社 | 重合体組成物 |
| JPH04207737A (ja) * | 1990-11-30 | 1992-07-29 | Matsushita Electric Ind Co Ltd | 端末アダプタ装置 |
| JP3193395B2 (ja) * | 1991-06-07 | 2001-07-30 | 株式会社日立国際電気 | Ｉｓｄｎ用通信速度変換装置 |
-
1995
- 1995-07-07 JP JP7196081A patent/JP2927213B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0923228A (ja) | 1997-01-21 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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