KR100810372B1

KR100810372B1 - 통신 시스템의 디지털신호처리부에서 셀 처리 장치

Info

Publication number: KR100810372B1
Application number: KR1020020009583A
Authority: KR
Inventors: 김영우
Original assignee: 삼성전자주식회사
Priority date: 2002-02-22
Filing date: 2002-02-22
Publication date: 2008-03-07
Also published as: KR20030069661A

Abstract

본 발명은 통신 시스템의 디지털신호처리부에서 셀 처리 장치에 관한 것이다. 선입선출 메모리로부터 디지털 신호 처리기로 전송되는 셀을 송신과 수신이 겹치지 않도록 시간 딜레이를 주는 버퍼와, 상기 디지털신호처리기로부터의 신호와 상기 선입선출 메모리로부터의 신호를 입력받아 우선 순위를 결정하여 우선 순위에 따라 셀 전송을 하도록 하고, 상기 디지털신호처리기로부터 송신인 경우 시작 셀을 발생시켜 상기 선입선출 메모리로 출력하며, 상기 디지털신호처리기로 수신인 경우 시작 셀을 검색하는 아비트레이톨로 이루어짐을 특징으로 한다. 따라서 본 발명은 디지털신호처리기에서 셀 경계를 확인하는 것과 AAL2인지 확인하는 것과 Invalid 셀인지 확인하는데 걸리는 시간을 아비트레이톨을 사용하여 없앴을 있어 디지털신호처리기를 효율적으로 사용할 수 있으며, 디지털신호처리부에서 매 셀마다 요청 및 시작 셀을 인가하는 일에 토글신호를 이용함으로써 시간 딜레이가 생기지 않는 이점이 있다.

에이티엠(Asynchronous Transfer Mode: ATM), 디지털신호처리(Digital Signal Processor)

Description

통신 시스템의 디지털신호처리부에서 셀 처리 장치{APPARATUS FOR PROCESSING A CELL IN A DIGITAL SIGNAL PROCESS OF TELECOMMUNICATION SYSTEM}

도 1은 일반적인 ATM 시스템을 적용하는 BTS와 BSC간의 연결도를 나타낸 도면

도 2는 본 발명의 실시 예에 따른 ATM 셀 처리부를 나타낸 도면

도 3은 본 발명의 실시 예에 따른 디지털 신호 처리부에서 셀 처리부를 나타낸 도면

도 4는 본 발명의 실시 예에 따른 수신단의 타이밍도

도 5는 본 발명의 실시 예에 따른 송신단의 타이밍도

본 발명은 디지털신호처리부에서 아비트레이톨을 이용한 셀 처리 장치에 관한 것이다.

일반적으로 이동전화서비스에서는 극히 제한된 대역폭 내에서 수많은 가입자 의 데이터를 전송해야 하므로 자원의 효율적 사용에 더 많은 노력을 기울여야 한다. 비록 ATM이 고속 대용량의 대역폭을 제공할 수 있는 기술이라 하더라도 이미 기존에 깔려있는 저속용 전송설비의 활용을 고려해야 하므로 제한된 대역폭 내에서의 효율적인 데이터 전송이 절실하다. 즉, 아무리 기술이 발전하더라도 막대한 투자비용이 소요되는 망 설비의 세대교체는 거의 실현 가능성이 없다는 시장원리에 따라, 기존 설비를 최대한 활용하면서 성능 및 품질을 향상시킬 수 있는 현실적인 구현방안이 필요하게 되었다.

도 1은 일반적인 에이티엠 시스템을 적용하는 기지국과 기지국 제어기간의 연결도를 나타낸 도면이다. 이하 도 1을 참조하여 설명한다.

도면에 참조된 부호 101과 103은 기지국들(이하 "BTS"라 함)이고, 105는 ATM 시스템이 적용되는 기지국 제어기(이하 "BSC"라 함)이다. BTS(101, 103)와 BSC(105)간의 인터페이스 규격은 CEPT(E1) 방식을 지원한다. ATM 시스템에서 상기 BTS(101, 103)는 단말로부터 수신되는 데이터를 ATM 셀로 변환하여 비채널화된 E1 ATM 인터페이스를 통해 BSC(105)로 전송한다. BSC(105)의 ATM 시스템(107)은 비채널화되어 수신되는 데이터를 ATM 셀로 정렬하고, 정렬된 ATM 셀을 에이에이엘 0(이하 "AAL0"라 함) 패킷으로 변환하여 출력하는 ATM 셀 처리부(109)와 ACMA(111)로 구성된다.

기존의 BTS와 BSC간의 E1 링크간의 에이에이엘(AAL) 처리를 음성 패킷, IPC를 일괄 에이에이엘 5(이하 "AAL5"라 함)로 처리하였으며, 이로 인한 E1 링크 데이터 전송 효율성의 제약으로 인해 망 설비 비용으로 투자비용이 소요되었다. 그리고 수신단의 경우 디지털신호처리부에서 셀 경계를 확인하는 것과 에이에이엘 2(이하 "AAL2"라 함)인지 확인하는 것과 Invalid 셀인지 확인하는 시간이 상당히 소요되어 디지털신호처리부의 성능을 저하 시켰다. 또한 송신의 경우 송신 요청하는 경우 I/O 포트를 로우(Low)로 하고 일정시간 딜레이를 두어 강제로 하이(High)로 처리함으로써 디지털신호처리부의 자원 및 성능이 비효율적으로 사용되었다.

따라서 본 발명의 목적은 디지털신호처리기에서 셀 경계를 확인하는 것과 AAL2인지 확인하는 것과 Invalid 셀인지 확인하는데 걸리는 시간을 없앴을 있으며, 디지털신호처리부에서 매 셀마다 요청 및 SOC를 인가하는 일에 시간 딜레이가 생기지 않도록 하는 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 디지털신호처리기와 에이에이엘 2와 에이에이엘 0를 입력받아 버퍼링하는 선입선출 메모리를 구비한 디지털신호처리부에서 셀 처리 장치에 있어서, 상기 선입선출 메모리로부터 상기 디지털 신호 처리기로 전송되는 셀을 송신과 수신이 겹치지 않도록 시간 딜레이를 주는 버퍼와, 상기 디지털신호처리기로부터의 신호와 상기 선입선출 메모리로부터의 신호를 입력받아 우선 순위를 결정하여 우선 순위에 따라 셀 전송을 하도록 하고, 상기 디지털신호처리기로부터 송신인 경우 시작 셀을 발생시켜 상기 선입선출 메모리로 출력하며, 상기 디지털신호처리기로 수신인 경우 시작 셀을 검색하는 아비트레이톨로 이루어짐을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다. 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

도 2는 본 발명의 실시 예에 따른 ATM 셀 처리부를 나타낸 도면이다. 이하 도 2를 참조하여 본 발명에 따른 구성 및 동작을 설명한다.

우선 도 2에 도시하였듯이 BSC(105)와 BTS(101, 103) 간의 인터페이스 규격인 CEPT(E1) 방식을 지원한다. 데이터의 전송은 비채널화돤(Unchannelized) E1 포맷으로 이루어진다. 프레임기(FRAMER: 200)는 비채널화된 데이터를 수신하고, 수신된 비채널화 데이터의 셀 시작점을 찾고 수신된 데이터와 시작 셀(Start of cell: SOC)을 생성하여 출력한다. 또한 상기 프레임기(200)는 프레임 정렬을 위하여 각종 crc 에러와 프레임 에러를 검사하게 된다. 상기 프레임기(200)에서 E1 포맷으로 정렬된 데이터는 맵퍼(202)로 입력한다.

맵퍼(MAPPER: 202)는 상기 E1 포맷으로 정렬된 데이터를 동기채널(TS0)과 시그널링 채널(TS16)을 제외한 30개 채널로 수신하고, 상기 SOC에 의해 수신된 E1 포맷의 데이터를 53바이트의 ATM 셀로 매핑하여 출력한다. 듀얼포트 메모리(222)는 망간의 AAL5 및 AAL2 설정을 위한 연결 테이블, VCI, VPI 및 CID 테이블을 저장하고 있다.

디지털 신호 처리부(206)는 입력으로 AAL2 패킷와 AAL0 패킷을 입력받고, 상 기 듀얼포트 메모리(222)의 연결 테이블, 즉 CID 테이블을 참조하여 입력되는 패킷이 AAL2이면 AAL0로, AAL0가 입력되면 AAL2로 변환하여 출력한다. 제어기(220)는 입력으로 IPC 셀인 AAL5 패킷을 입력받아 해당 기능을 수행한다. 또한 제어기(220)는 자신에게 입력되는 IPC 셀인 AAL5 패킷의 VCI를 상기 듀얼포트 메모리(222)를 참조하여 변환한 다음 ACMA(111)로 전송한다.

상기 듀얼포트 메모리(222)는 제어기(220)와 디지털 신호 처리부(206)가 공유하는 공통 메모리이다. 유토피아 스위치부(204)는 입력되는 ATM 셀이 음성 패킷인지 IPC 패킷인지를 판단하여 음성 패킷인 경우 상기 디지털 신호 처리부(206)로 스위칭 출력하고, IPC 패킷인 경우 제어기(220)로 출력하거나 상기 제어기(220)에 대한 IPC가 아닌 경우 해당 제어기(220)로 전송하기 위해 상기 IPC셀을 VCI 등의 연결정보만을 변경하여 ACMA(111)로 전송한다.

상기 맵퍼(202)로부터 입력되는 셀이 AAL5인지 AAL2인지의 판단여부는 ATM 셀 헤더의 가상 채널 식별자(Virtual Channel Identifier: VCI)를 검사함으로써 알 수 있다. 또한 상기 유토피아 스위치부(204)는 후술할 제어기(220)와 디지털 신호 처리부(206)에서 입력되는 AAL0과 제어기(220)에서 입력되는 AAL5를 입력받아 ACMA(111)로 출력한다.

상기 디지털 신호 처리부(206)는 디지털 신호 처리기(214)와 선입-선출 메모리(이하 "FIFO"라 함:208)와 아비트레이톨(Arbitrator: 210)과 버퍼(212)로 구성된다. 상기 FIFO(208)은 상기 유토피아 스위치부(204)에서 입력하는 AAL2 패킷을 버퍼링하고 1셀이 버퍼링되며 인터럽트를 발생하여 상기 아비트레이톨(210)로 출력한 다. 상기 아비트레이톨(210)은 상기 인터럽트를 상기 디지털 신호 처리기(214)로 출력하고, 상기 버퍼(212)를 제어하여 상기 FIFO(208)로부터 출력되는 해당 셀을 상기 디지털 신호 처리기(214)로 전송되도록 한다. 상기 버퍼(212)는 상기 아비트레이톨(210)의 제어하에 FIFO(208)로부터 상기 디지털 신호 처리기(214)로 전송하는 해당 셀을 송신과 수신이 겹치지 않도록 시간 딜레이를 준다. 상기 디지털 신호 처리기(214)는 상기 아비트레이톨(210)로부터 상기 인터럽트를 입력받아 해당 셀을 FIFO(208)로부터 메모리(216)로 버퍼링한다. 버퍼링된 AAL2 셀은 AAL0으로 변환한 다음 상기 FIFO(208)에 다시 버퍼링한다. 또한 상기 FIFO(208)는 상기 디지털 신호 처리기(214)에서 입력하는 AAL0을 버퍼링하고, 1셀이 버퍼링되면 인터럽트를 발생하여 상기 아비트레이톨(210)로 출력한다. 디지털 신호 처리기(214)는 상기 아비트레이톨(210)에서 출력하는 상기 인터럽트를 입력받아 1셀 모두 버퍼링된 AAL0 패킷을 유토피아 스위치부(204)로 출력시키거나 1.25msec 인터럽트 발생기(도시하지 않음)로부터 1.25msec 인터럽트가 발생할 경우 1셀이 모두 채워지지 않은 상태의 셀을 포함한 모든 셀을 유토피아 스위치부(204)로 출력한다.

제어기(220)는 상기 유토피아 스위치부(204)로부터 AAL5를 입력받아 메모리 (250)에 버퍼링한다. 제어기(220)는 AAL5 셀이 버퍼링되면 듀얼포트 메모리(222)를 참조하여 상기 VCI 및 VPI 등의 연결정보를 변환하여 유토피아 스위치부(204)로 출력한다. 상기 FIFO(208)는 수신 FIFO와 송신 FIFO로 구성된다.

도 3은 본 발명의 실시 예에 따른 디지털 신호 처리부에서 셀 처리부를 나타낸 도면이다.

상기 도 3을 참조하면, 수신 FIFO(330)는 한 셀정도의 데이터가 수신되면 아비트레이톨(300)로 FIFO_almost_empty를 출력한다. 상기 FIFO_almost_empty는 한 셀이 수신되었다는 신호를 말한다. 상기 FIFO_almost_empty의 타이밍 신호는 하기의 도 4에 도시되어 있다.

아비트레이톨(300)은 수신 FIFO(330)로부터 한 셀정도의 데이터가 수신되어 있다는 신호를 입력받으면 수신 FIFO(330)에 있는 해당 셀의 시작 셀(Start of cell:SOC)를 검색하고, DMA_Rx_int_AAL2를 디지털신호처리기(DSP, 310)로 출력한다. 상기 DMA_Rx_int_AAL2는 해당 셀을 입력받기를 요청하는 신호를 말한다. 상기 DMA_Rx_int_AAL2의 타이밍 신호는 하기 의 도 4에 도시되어 있다. 디지털신호처리기(310)는 DMA_Rxen을 아비트레이톨(300)로 출력한다. 상기 DMA_Rxen는 DSP(310)가 해당 셀을 요청하는 신호를 말한다.

아비트레이톨(300)은 FIFO_read를 수신 FIFO(330)로 출력한다. 상기 FIFO_read는 해당 셀을 디지털 신호 처리기(310)로 전송하도록 요청하는 신호를 말한다. 상기 FIFO_read의 타이밍 신호는 하기의 도 4에 도시되어 있다. 아비트레이톨(300)은 디지털신호처리기(310)로부터의 신호와 송신 FIFO(330)로부터의 신호를 입력받아 우선 순위를 결정하여 우선 순위에 따라 셀 전송을 하도록 해준다. 아비트레이톨(300)은 수신 FIFO(330)로부터 출력하는 셀이 우선인 경우 해당 셀을 디지털신호처리기(310)로 전송되도록 버퍼(340)를 제어하는 제어신호를 출력한다.

도 4는 본 발명의 실시 예에 따른 수신단의 타이밍도이다.

상기 도 4는 상기 도 3의 수신 FIFO(330)로부터 해당 셀이 출력되기 위한 타 이밍 신호들을 도시하고 있다.

디지털신호처리기(310)는 처리한 셀을 송신 FIFO(320)로 전송하기 위해 아비트레이톨(300)로 셀 동기를 맞추기 위해 DMA_CLK을 출력한다. 아비트레이톨(300)은 디지털신호처리기(310)로부터 전송되는 셀의 SOC를 발생하여 송신 FIFO(320)로 출력한다. 상기 SOC가 발생되는 타이밍 신호는 하기의 도 5에 도시되어 있다. 그리고 아비트레이톨(300)은 DMA_Tx_int_AAL2를 디지털신호처리기(310)로 출력한다. 상기 DMA_Tx_int_AAL2는 해당 셀을 송신하기를 요청하는 신호를 말한다. 상기 DMA_Tx_int_AAL2의 타이밍 신호는 하기의 도 5에 도시되어 있다.

디지털신호처리기(310)는 DMA_Txen을 아비트레이톨(300)로 출력하고, 송신 FIFO(320)로 해당 셀을 전송한다. 상기 DMA_Txen는 송신을 하겠다는 신호를 말한다. 상기 셀 전송 요청 신호는 두 개의 신호를 토글(toggle)이 되도록 한다. 상기 두 개의 신호가 토글이 된다는 것은 신호 전송 시 로우(Low)를 예로 들 경우 신호요청이 없는 경우 자동으로 하이(High)가 되도록 한다. 상기 두 개의 토글 타이밍 신호 즉, Tx_req0와 Tx_req1가 하기의 도 5에 도시되어 있다.

아비트레이톨(300)은 디지털신호처리기(310)로부터 출력되는 셀이 우선인 경우 해당 셀을 송신 FIFO(320)로 전송되도록 SOC를 발생하여 송신 FIFO(320)로 출력한다. 그리고 아비트레이톨(300)은 수신 FIFO(330)로부터 출력되는 셀이 디지털신호처리기(310)로 전달되지 못하게 버퍼(340)를 제어하는 제어신호를 출력한다.

도 5는 본 발명의 실시 예에 따른 송신단의 타이밍도이다.

상기 도 5는 상기 도 3의 송신 FIFO(320)로부터 해당 셀이 출력되기 위한 타 이밍 신호들을 도시하고 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 디지털신호처리기에서 셀 경계를 확인하는 것과 AAL2인지 확인하는 것과 Invalid 셀인지 확인하는데 걸리는 시간을 아비트레이톨을 사용하여 없앴을 있어 디지털신호처리기를 효율적으로 사용할 수 있으며, 디지털신호처리부에서 매 셀마다 요청 및 시작 셀을 인가하는 일에 토글신호를 이용함으로써 시간 딜레이가 생기지 않는 이점이 있다.

Claims

디지털신호처리기와 에이에이엘 2와 에이에이엘 0를 입력받아 버퍼링하는 선입선출 메모리를 구비한 디지털신호처리부에서 셀 처리 장치에 있어서,

상기 선입선출 메모리로부터 상기 디지털 신호 처리기로 전송되는 셀을 송신과 수신이 겹치지 않도록 시간 딜레이를 주는 버퍼와,

상기 디지털신호처리기로부터 출력되는 신호와 상기 선입선출 메모리로부터 출력되는 신호를 입력받아 우선 순위를 결정하여 우선 순위에 따라 셀 전송을 하도록 하고, 상기 디지털신호처리기로부터 출력되는 셀이 우선인 경우 시작 셀을 발생시켜 상기 선입선출 메모리로 출력하며, 상기 선입선출 메모리로부터 출력되는 셀이 우선인 경우 상기 선입선출 메모리에 있는 해당 셀의 시작 셀을 검색하는 아비트레이톨로 이루어짐을 특징으로 하는 디지털신호처리부에서 셀 처리 장치.
제1항에 있어서,

상기 아비트레이톨은,

상기 선입선출 메모리로부터 출력하는 셀이 우선인 경우, 해당 셀을 디지털신호처리기로 전송되도록 상기 버퍼를 제어하는 제어신호를 출력함을 특징으로 하는 디지털신호처리부에서 셀 처리 장치.
제1항에 있어서,

상기 아비트레이톨은,

상기 디지털신호처리기로부터 출력되는 셀이 우선인 경우 수신 선입선출 메모리로부터 출력되는 셀이 상기 디지털 신호 처리기로 전달되지 못하도록 상기 버퍼를 제어하는 제어 신호를 출력함을 특징으로 하는 디지털신호처리부에서 셀 처리 장치.