JP3603540B2 - データ送信装置 - Google Patents
データ送信装置 Download PDFInfo
- Publication number
- JP3603540B2 JP3603540B2 JP12858497A JP12858497A JP3603540B2 JP 3603540 B2 JP3603540 B2 JP 3603540B2 JP 12858497 A JP12858497 A JP 12858497A JP 12858497 A JP12858497 A JP 12858497A JP 3603540 B2 JP3603540 B2 JP 3603540B2
- Authority
- JP
- Japan
- Prior art keywords
- real
- time data
- data
- atm
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5664—Support of Video, e.g. MPEG
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
- H04L2012/5674—Synchronisation, timing recovery or alignment
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、非同期転送モード（ＡＴＭ：Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）によるデータ送信装置に関し、詳しくはＡＴＭセグメンテーションデバイスにおいて、リアルタイムデータからＡＴＭセル送信タイミングを生成する技術に関する。
【０００２】
【従来の技術】
近年、高速広帯域通信や広帯域ＩＳＤＮ（Ｂ−ＩＳＤＮ：Ｂｒｏａｄ Ｂａｎｄ ＩＳＤＮ）の分野においては、ディジタル通信方式として非同期転送モード（ＡＴＭ：Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）の研究開発が盛んに行われている。
【０００３】
ＡＴＭ通信網は、ＡＴＭ伝送とＡＴＭ交換により構成され、これにＡＴＭ端末が接続される。ＡＴＭの送信端末では、情報をＡＴＭセルという固定長（５３バイト）のパケットに分解して送出する。各ＡＴＭセルは、５バイトのヘッダ部分と４８バイトのペイロードからなり、ヘッダ部分にシーケンス番号、仮想チャネル番号などが書き込まれ、ペイロードに送信すべき情報が書き込まれる。このＡＴＭの送信端末においては、送るべき情報が多量の時には複数のＡＴＭセル（以下、単にセルという。）に分けて送信するが、送るべき情報がない時にはセルを送らない。また、ＡＴＭの伝送方式によれば、多様な速度の送信端末から発信されるセルを同一伝送チャネル上に同時に伝送することができる。ＡＴＭの受信端末は、受信した各セルのヘッダの内容に基づいて元の情報を組み立てる。このように、ＡＴＭの伝送方式によれば、従来のＳＴＭの伝送方式（ＳＴＭ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ，同期転送）を特徴づけるフレーム周期をもたず、単数または複数のセルがランダムに伝送されることとなる。
【０００４】
従来の各種送信端末に内蔵されるＡＴＭ伝送によるデータ送信装置１０１は、図４に示すように、ＤＲＡＭ等からなるデータバッファ１０２と、ＡＴＭセル化回路１０３と送信ＶＣ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ，仮想チャネル）選択回路１０４とからなるＡＴＭセグメンテーションブロック１０５と、このＡＴＭセグメンテーションブロック１０５の後段に設けられる物理層デバイス１０６等を備えて構成されていた。
【０００５】
データバッファ１０２には、送信データとして各種データが格納される。ＡＴＭセグメンテーションブロック１０５のＡＴＭセル化回路１０３は、データバッファ１０２に格納された送信データを読み出して上記５３バイトのセルを構築させる。送信ＶＣ選択回路１０４は、各セルを送信する送信路である仮想チャネルを決定する。また、送信ＶＣ選択回路１０４には、各セルの送信速度を調整するための図示しないトラフィックシェーパー回路が内蔵されている。
【０００６】
ＡＴＭセグメンテーションブロック１０５は、図示しないＣＰＵと接続されており、送信ＶＣ選択回路１０４が予めこのＣＰＵで設定された転送レートをもとに、セルを送信する仮想チャネルを決定し、上記トラフィックシェーパー回路によりセルを送信するタイミングを決定する。そして、その結果を元にＡＴＭセル化回路１０３がデータバッファ１０２内に格納されている送信データを読み出してこのデータを４８バイトのペイロードに分割する。さらに、ＡＴＭセル化回路１０３は、各ペイロード毎にシーケンス番号、仮想チャネル番号などを５バイトのヘッダ部分として書き込んで５３バイトのセルを構築する。各セルは、ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ ＆ Ｏｐｅｒａｔｉｏｎ Ｐｈｙｓｉｃａｌ Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴＭ）を介して物理層デバイス１０６に供給されることとなる。
【０００７】
物理層デバイス１０６は、入力した各セルに対して特定の物理層に依存した信号処理を施した後に、例えば図示しない光ファイバに供給する。これにより、各セルは、光ファイバを通じてＡＴＭネットワークに送信され、図示しないＡＴＭ交換機を介して他のＡＴＭ端末装置に供給される。
【０００８】
【発明が解決しようとする課題】
ところで、従来のデータ送信装置１０１では、送信データの品質、例えばリアルタイム系のデータ（以下、リアルタイムデータという。）であるか非リアルタイム系のデータ（以下、ノンリアルタイムデータという。）であるかを区別することなく、送信ＶＣ選択回路１０４の上記トラフィックシェーパー回路を用い、上記ＣＰＵが指定する転送レートを元にセルを送信するタイミングを決定していた。
【０００９】
しかしながら、リアルタイムデータのクロック系は、ＡＴＭ方式のクロック系と異なっており、データ送信時にこれら２系統のクロックの誤差を完全に消し去ることは技術的に不可能な現状となっている。そのため、従来のデータ送信装置１０１では、物理層デバイス１０６から外部に送信すべきデータとしてリアルタイムデータとノンリアルタイムデータの双方が混在する場合には、たとえ双方のデータの送信レートを同一に設定したとしても、上述のようなクロックの誤差により送信時にデータの過不足が生じてしまうという問題があった。
【００１０】
さらに、従来のデータ送信装置１０１は、上述のようなリアルタイムデータを供給する様々なシステムを接続する際に、当該システムに応じた種々の調整が必要となってしまう、という問題点を有していた。
【００１１】
本発明は、上述の実情に鑑みて提案されたものであり、リアルタイムデータの送信に適したＡＴＭによるデータ送信装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係るデータ送信装置は、上記課題を解決するため、リアルタイムデータを記憶させるデータバッファが備えられたデータバッファ部と、上記データバッファ部から出力されるリアルタイムデータを固定長のセルに分割して非同期転送モード（ＡＴＭ：Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）で送出するＡＴＭセグメンテーション回路と、上記ＡＴＭセグメンテーション回路から供給されたリアルタイムデータを外部に送出する送出手段とを備え、上記ＡＴＭセグメンテーション回路は、リアルタイムデータが入力されるとともに入力したリアルタイムデータの到着間隔に基づいて上記セルの送信タイミングを生成するセル送信タイミング生成手段と、上記データバッファ部から供給されるリアルタイムデータをセル化するとともにセル送信タイミング生成手段により生成された送信タイミングに基づいて当該セル化したリアルタイムデータを上記送出手段を介して出力するＡＴＭセル化手段とを備える。
【００１３】
データ送信装置においては、入力されたリアルタイムデータの到着間隔に基づいてセル送信タイミング生成手段がセルの送信タイミングを生成し、この送信タイミングに基づいてＡＴＭセル化手段によりセル化されたリアルタイムデータが送信される。
【００１４】
【発明の実施の形態】
本発明を適用したデータ送信装置の実施の形態につき図面を参照しながら詳細に説明する。データ送信装置１は、図１に示すように、リアルタイムデータ用データバッファ３とノンリアルタイムデータ用データバッファ４とからなるデータバッファ部２と、リアルタイムデータ送信タイミング生成回路７と送信ＶＣ選択回路８とＡＴＭセル化回路９とからなるＡＴＭセグメンテーションブロック５と、ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ ＆ Ｏｐｅｒａｔｉｏｎ Ｐｈｙｓｉｃａｌ Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴＭ）を介してＡＴＭセグメンテーションブロック５と接続された物理層デバイス６とを備えている。
【００１５】
このデータ送信装置１は、例えばビデオカメラ装置（図示せず）で撮影されるリアルタイムの映像／音声データや図示しないメモリ装置等から読み出されたノンリアルタイムのデータを送信する。
【００１６】
データバッファ部２のリアルタイムデータ用データバッファ３は、例えばＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ）メモリにより構成され、上記ビデオカメラ装置等から送信データとしてリアルタイムデータが供給されるようになっている。一方、データバッファ部２のノンリアルタイムデータ用データバッファ４は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）により構成され、上記メモリ装置等から送信データとしてノンリアルタイムデータが供給されるようになっている。
【００１７】
ＡＴＭセグメンテーションブロック５は、リアルタイムデータ入力ポート１０を有しており、このリアルタイムデータ入力ポート１０を介して上記ビデオカメラ装置等から送信データとしてリアルタイムデータが入力されるようになっている。リアルタイムデータ送信タイミング生成回路７は、リアルタイムデータ入力ポート１０を介して入力されたリアルタイムデータのヘッダーシンクを検出することにより、入力されたリアルタイムデータの送信レートを検出するようになっている。なお、このリアルタイムデータ送信タイミング生成回路７の詳細については後述する。
【００１８】
送信ＶＣ選択回路８は、リアルタイムデータ送信タイミング生成回路７によって検出されたリアルタイムデータの送信レート及び、図示しないＣＰＵで設定されたノンリアルタイムデータの転送レートより、送信する仮想チャネルを決定する。ＡＴＭセル化回路９は、送信ＶＣ選択回路８によって決定された結果に基づいて、データバッファ部２のリアルタイムデータ用データバッファ３又はノンリアルタイムデータ用データバッファ４に格納されている送信データを読み出して４８バイトのペイロードに分割し、各ペイロード毎にシーケンス番号、仮想チャネル番号などを５バイトのヘッダ部分として書き込んで５３バイトのセルを構築する。各セルは、ＵＴＯＰＩＡを介して物理層デバイス６に供給される。
【００１９】
物理層デバイス６は、入力した各セルに対して特定の物理層に依存した信号処理を施して、例えば図示しない光ファイバに出力する。これにより、各セルは、光ファイバを通じてＡＴＭネットワークに送信され、図示しないＡＴＭ交換機を介して他のＡＴＭ端末装置に供給される。
【００２０】
次に、ＡＴＭセグメンテーションブロック５におけるリアルタイムデータ送信タイミング生成回路７の詳細について説明する。リアルタイムデータ送信タイミング生成回路７は、例えば図２に示すように、ヘッダーシンク検出回路１１と、ヘッダーシンク間隔フィルター回路１２と、セル送信タイミング生成回路１３とを備えて構成されている。
【００２１】
ヘッダーシンク検出回路１１は、ＡＴＭセグメンテーションブロック５のリアルタイムデータ入力ポート１０から入力されたリアルタイムデータのヘッダーシンクを図３に示すように検出し、そのタイミングをヘッダー検出信号としてヘッダーシンク間隔フィルター回路１２に出力する。
【００２２】
ヘッダーシンク間隔フィルター回路１２は、上記ＡＴＭネットワークに対してジッターの少ないセルを送信するため、入力されるリアルタイムデータにのっているジッターを吸収する機能を有している。
【００２３】
具体的には、ヘッダーシンク間隔フィルター回路１２は、ヘッダーシンク検出回路１１から供給されたヘッダー検出信号に基づき、最新のシンクから過去Ｎ個のシンク到着時間を用い、１シンク間の平均タイミングを生成するようになっている。これにより、データ送信装置１においては、リアルタイムデータ送信時においてそのジッタが軽減されるので、リアルタイム性が保証でき、ＡＴＭ通信のメリットを活かすことができる。
【００２４】
なお、Ｎの値については、大きい値になるほどジッター吸収能力が向上する一方で、使用するリアルタイムデータ用データバッファ３のサイズが大きくなってしまうことから、このトレードオフを考慮した上で、使用されるシステムに適合した値に設定する必要がある。例えばバリアブルビットレートのＡＴＭネットワークを使用し、平均化を行わずに到着時間間隔から忠実にセル送信を要求されるシステムに対して送信する場合は、Ｎ＝１とすればよく、またはこのヘッダーシンク間隔フィルター回路１２を設けない構成としてもよい。
【００２５】
ＡＴＭ伝送においては、使用する帯域を予め申告する。その際、最大転送レートも併せて申告し、その転送レートを守らなければならない。すなわち、ＡＴＭ伝送においては、仮にその転送レートを越えた場合にセルが廃棄される可能性があるので、再送の困難なリアルタイムデータにとってこの申告を守ることは重要となる。このような場合を考慮し、リアルタイムデータ送信タイミング生成回路７においては、ヘッダーシンク間隔フィルター回路１２によって生成された平均タイミングと予め設定された最大転送レートとの比較を行い、平均タイミングが最大転送レートよりも早いタイミングとなる場合、最大転送レートのタイミングを出力する回路をヘッダーシンク間隔フィルター回路１２の後段に設ける構成、或いはそのような機能をヘッダーシンク間隔フィルター回路１２自体に付加する構成としてもよい。
【００２６】
このような構成とすることにより、データ送信装置１においては、申告した最大転送レートを遵守した上でＡＴＭネットワークに対してセル送信を行うことができる。
【００２７】
さらに、リアルタイムデータにおける送信の立ち上がり、立ち下がり、及び、ヘッダーシンク間隔フィルター回路１２及びその後段に付加した上記回路によっても吸収不可能なジッタを含む異常データが入力された場合を補償するため、予め設定された範囲を外れた場合に所定の初期値に従ったタイミングを出力する回路をさらに後段に付加する構成、或いはそのような機能をヘッダーシンク間隔フィルター回路１２自体に付加する構成としてもよい。このような構成とすることにより、データ送信装置１においては、データ送信における信頼性を一層向上させることができる。
【００２８】
セル送信タイミング生成回路１３は、ヘッダーシンク間隔フィルター回路１２により生成された１シンク間のタイミングに基づき、図３に示すように、１シンクあたりの送信セル数に等分したタイミングを発生させる。リアルタイムデータ送信タイミング生成回路７においては、このタイミングが送信ＶＣ選択回路８に入力され、このタイミングによる送信レート及び、図示しないＣＰＵで設定されたノンリアルタイムデータの転送レートより、送信する仮想チャネルが決定される。そして、送信ＶＣ選択回路８によって決定された結果に基づいて、ＡＴＭセル化回路９が、データバッファ部２のリアルタイムデータ用データバッファ３又はノンリアルタイムデータ用データバッファ４に格納されている送信データを読み出して４８バイトのペイロードに分割し、各ペイロード毎にシーケンス番号、仮想チャネル番号などを５バイトのヘッダ部分として書き込んで５３バイトのセルを構築して、物理層デバイス６に送信する。
【００２９】
このように、このデータ送信装置１によれば、ＡＴＭ方式によりリアルタイムデータをリアルタイム性を損なうことなく送信することができるとともに、従来のようなクロックの誤差による送信時のデータの過不足という問題は生じない。
【００３０】
【発明の効果】
以上詳細に説明したように、この発明に係るデータ送信装置では、入力されたリアルタイムデータの到着間隔に基づいてセル送信タイミング生成手段が上記セルの送信タイミングを生成し、この送信タイミングに基づいてＡＴＭセル化手段によりセル化されたリアルタイムデータが送信されるので、入力されたリアルタイムデータから自動的にセル送信タイミングが生成され、リアルタイムデータ送信時におけるリアルタイム性を保証することができる。
【図面の簡単な説明】
【図１】本発明を適用したデータ送信装置の構成を示すブロック図である。
【図２】データ送信装置のリアルタイムデータ送信タイミング発生回路の一例を示すブロック図である。
【図３】データ送信装置のリアルタイムデータ送信タイミング発生回路の動作を示すタイミングチャートである。
【図４】従来のデータ送信装置の構成を示すブロック図である。
【符号の説明】
１ データ送信装置、２ データバッファ部、３ リアルタイムデータ用データバッファ、４ ノンリアルタイムデータ用データバッファ、５ ＡＴＭセグメンテーションブロック、６ 物理層デバイス、７ リアルタイムデータ送信タイミング生成回路、８ 送信ＶＣ選択回路、９ ＡＴＭセル化回路、１０ リアルタイムデータ入力ポート、１１ ヘッダーシンク検出回路、１２ ヘッダーシンク間隔フィルター回路、１３ セル送信タイミング生成回路
【発明の属する技術分野】
本発明は、非同期転送モード（ＡＴＭ：Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）によるデータ送信装置に関し、詳しくはＡＴＭセグメンテーションデバイスにおいて、リアルタイムデータからＡＴＭセル送信タイミングを生成する技術に関する。
【０００２】
【従来の技術】
近年、高速広帯域通信や広帯域ＩＳＤＮ（Ｂ−ＩＳＤＮ：Ｂｒｏａｄ Ｂａｎｄ ＩＳＤＮ）の分野においては、ディジタル通信方式として非同期転送モード（ＡＴＭ：Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）の研究開発が盛んに行われている。
【０００３】
ＡＴＭ通信網は、ＡＴＭ伝送とＡＴＭ交換により構成され、これにＡＴＭ端末が接続される。ＡＴＭの送信端末では、情報をＡＴＭセルという固定長（５３バイト）のパケットに分解して送出する。各ＡＴＭセルは、５バイトのヘッダ部分と４８バイトのペイロードからなり、ヘッダ部分にシーケンス番号、仮想チャネル番号などが書き込まれ、ペイロードに送信すべき情報が書き込まれる。このＡＴＭの送信端末においては、送るべき情報が多量の時には複数のＡＴＭセル（以下、単にセルという。）に分けて送信するが、送るべき情報がない時にはセルを送らない。また、ＡＴＭの伝送方式によれば、多様な速度の送信端末から発信されるセルを同一伝送チャネル上に同時に伝送することができる。ＡＴＭの受信端末は、受信した各セルのヘッダの内容に基づいて元の情報を組み立てる。このように、ＡＴＭの伝送方式によれば、従来のＳＴＭの伝送方式（ＳＴＭ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ，同期転送）を特徴づけるフレーム周期をもたず、単数または複数のセルがランダムに伝送されることとなる。
【０００４】
従来の各種送信端末に内蔵されるＡＴＭ伝送によるデータ送信装置１０１は、図４に示すように、ＤＲＡＭ等からなるデータバッファ１０２と、ＡＴＭセル化回路１０３と送信ＶＣ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ，仮想チャネル）選択回路１０４とからなるＡＴＭセグメンテーションブロック１０５と、このＡＴＭセグメンテーションブロック１０５の後段に設けられる物理層デバイス１０６等を備えて構成されていた。
【０００５】
データバッファ１０２には、送信データとして各種データが格納される。ＡＴＭセグメンテーションブロック１０５のＡＴＭセル化回路１０３は、データバッファ１０２に格納された送信データを読み出して上記５３バイトのセルを構築させる。送信ＶＣ選択回路１０４は、各セルを送信する送信路である仮想チャネルを決定する。また、送信ＶＣ選択回路１０４には、各セルの送信速度を調整するための図示しないトラフィックシェーパー回路が内蔵されている。
【０００６】
ＡＴＭセグメンテーションブロック１０５は、図示しないＣＰＵと接続されており、送信ＶＣ選択回路１０４が予めこのＣＰＵで設定された転送レートをもとに、セルを送信する仮想チャネルを決定し、上記トラフィックシェーパー回路によりセルを送信するタイミングを決定する。そして、その結果を元にＡＴＭセル化回路１０３がデータバッファ１０２内に格納されている送信データを読み出してこのデータを４８バイトのペイロードに分割する。さらに、ＡＴＭセル化回路１０３は、各ペイロード毎にシーケンス番号、仮想チャネル番号などを５バイトのヘッダ部分として書き込んで５３バイトのセルを構築する。各セルは、ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ ＆ Ｏｐｅｒａｔｉｏｎ Ｐｈｙｓｉｃａｌ Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴＭ）を介して物理層デバイス１０６に供給されることとなる。
【０００７】
物理層デバイス１０６は、入力した各セルに対して特定の物理層に依存した信号処理を施した後に、例えば図示しない光ファイバに供給する。これにより、各セルは、光ファイバを通じてＡＴＭネットワークに送信され、図示しないＡＴＭ交換機を介して他のＡＴＭ端末装置に供給される。
【０００８】
【発明が解決しようとする課題】
ところで、従来のデータ送信装置１０１では、送信データの品質、例えばリアルタイム系のデータ（以下、リアルタイムデータという。）であるか非リアルタイム系のデータ（以下、ノンリアルタイムデータという。）であるかを区別することなく、送信ＶＣ選択回路１０４の上記トラフィックシェーパー回路を用い、上記ＣＰＵが指定する転送レートを元にセルを送信するタイミングを決定していた。
【０００９】
しかしながら、リアルタイムデータのクロック系は、ＡＴＭ方式のクロック系と異なっており、データ送信時にこれら２系統のクロックの誤差を完全に消し去ることは技術的に不可能な現状となっている。そのため、従来のデータ送信装置１０１では、物理層デバイス１０６から外部に送信すべきデータとしてリアルタイムデータとノンリアルタイムデータの双方が混在する場合には、たとえ双方のデータの送信レートを同一に設定したとしても、上述のようなクロックの誤差により送信時にデータの過不足が生じてしまうという問題があった。
【００１０】
さらに、従来のデータ送信装置１０１は、上述のようなリアルタイムデータを供給する様々なシステムを接続する際に、当該システムに応じた種々の調整が必要となってしまう、という問題点を有していた。
【００１１】
本発明は、上述の実情に鑑みて提案されたものであり、リアルタイムデータの送信に適したＡＴＭによるデータ送信装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係るデータ送信装置は、上記課題を解決するため、リアルタイムデータを記憶させるデータバッファが備えられたデータバッファ部と、上記データバッファ部から出力されるリアルタイムデータを固定長のセルに分割して非同期転送モード（ＡＴＭ：Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）で送出するＡＴＭセグメンテーション回路と、上記ＡＴＭセグメンテーション回路から供給されたリアルタイムデータを外部に送出する送出手段とを備え、上記ＡＴＭセグメンテーション回路は、リアルタイムデータが入力されるとともに入力したリアルタイムデータの到着間隔に基づいて上記セルの送信タイミングを生成するセル送信タイミング生成手段と、上記データバッファ部から供給されるリアルタイムデータをセル化するとともにセル送信タイミング生成手段により生成された送信タイミングに基づいて当該セル化したリアルタイムデータを上記送出手段を介して出力するＡＴＭセル化手段とを備える。
【００１３】
データ送信装置においては、入力されたリアルタイムデータの到着間隔に基づいてセル送信タイミング生成手段がセルの送信タイミングを生成し、この送信タイミングに基づいてＡＴＭセル化手段によりセル化されたリアルタイムデータが送信される。
【００１４】
【発明の実施の形態】
本発明を適用したデータ送信装置の実施の形態につき図面を参照しながら詳細に説明する。データ送信装置１は、図１に示すように、リアルタイムデータ用データバッファ３とノンリアルタイムデータ用データバッファ４とからなるデータバッファ部２と、リアルタイムデータ送信タイミング生成回路７と送信ＶＣ選択回路８とＡＴＭセル化回路９とからなるＡＴＭセグメンテーションブロック５と、ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ ＆ Ｏｐｅｒａｔｉｏｎ Ｐｈｙｓｉｃａｌ Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴＭ）を介してＡＴＭセグメンテーションブロック５と接続された物理層デバイス６とを備えている。
【００１５】
このデータ送信装置１は、例えばビデオカメラ装置（図示せず）で撮影されるリアルタイムの映像／音声データや図示しないメモリ装置等から読み出されたノンリアルタイムのデータを送信する。
【００１６】
データバッファ部２のリアルタイムデータ用データバッファ３は、例えばＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ）メモリにより構成され、上記ビデオカメラ装置等から送信データとしてリアルタイムデータが供給されるようになっている。一方、データバッファ部２のノンリアルタイムデータ用データバッファ４は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）により構成され、上記メモリ装置等から送信データとしてノンリアルタイムデータが供給されるようになっている。
【００１７】
ＡＴＭセグメンテーションブロック５は、リアルタイムデータ入力ポート１０を有しており、このリアルタイムデータ入力ポート１０を介して上記ビデオカメラ装置等から送信データとしてリアルタイムデータが入力されるようになっている。リアルタイムデータ送信タイミング生成回路７は、リアルタイムデータ入力ポート１０を介して入力されたリアルタイムデータのヘッダーシンクを検出することにより、入力されたリアルタイムデータの送信レートを検出するようになっている。なお、このリアルタイムデータ送信タイミング生成回路７の詳細については後述する。
【００１８】
送信ＶＣ選択回路８は、リアルタイムデータ送信タイミング生成回路７によって検出されたリアルタイムデータの送信レート及び、図示しないＣＰＵで設定されたノンリアルタイムデータの転送レートより、送信する仮想チャネルを決定する。ＡＴＭセル化回路９は、送信ＶＣ選択回路８によって決定された結果に基づいて、データバッファ部２のリアルタイムデータ用データバッファ３又はノンリアルタイムデータ用データバッファ４に格納されている送信データを読み出して４８バイトのペイロードに分割し、各ペイロード毎にシーケンス番号、仮想チャネル番号などを５バイトのヘッダ部分として書き込んで５３バイトのセルを構築する。各セルは、ＵＴＯＰＩＡを介して物理層デバイス６に供給される。
【００１９】
物理層デバイス６は、入力した各セルに対して特定の物理層に依存した信号処理を施して、例えば図示しない光ファイバに出力する。これにより、各セルは、光ファイバを通じてＡＴＭネットワークに送信され、図示しないＡＴＭ交換機を介して他のＡＴＭ端末装置に供給される。
【００２０】
次に、ＡＴＭセグメンテーションブロック５におけるリアルタイムデータ送信タイミング生成回路７の詳細について説明する。リアルタイムデータ送信タイミング生成回路７は、例えば図２に示すように、ヘッダーシンク検出回路１１と、ヘッダーシンク間隔フィルター回路１２と、セル送信タイミング生成回路１３とを備えて構成されている。
【００２１】
ヘッダーシンク検出回路１１は、ＡＴＭセグメンテーションブロック５のリアルタイムデータ入力ポート１０から入力されたリアルタイムデータのヘッダーシンクを図３に示すように検出し、そのタイミングをヘッダー検出信号としてヘッダーシンク間隔フィルター回路１２に出力する。
【００２２】
ヘッダーシンク間隔フィルター回路１２は、上記ＡＴＭネットワークに対してジッターの少ないセルを送信するため、入力されるリアルタイムデータにのっているジッターを吸収する機能を有している。
【００２３】
具体的には、ヘッダーシンク間隔フィルター回路１２は、ヘッダーシンク検出回路１１から供給されたヘッダー検出信号に基づき、最新のシンクから過去Ｎ個のシンク到着時間を用い、１シンク間の平均タイミングを生成するようになっている。これにより、データ送信装置１においては、リアルタイムデータ送信時においてそのジッタが軽減されるので、リアルタイム性が保証でき、ＡＴＭ通信のメリットを活かすことができる。
【００２４】
なお、Ｎの値については、大きい値になるほどジッター吸収能力が向上する一方で、使用するリアルタイムデータ用データバッファ３のサイズが大きくなってしまうことから、このトレードオフを考慮した上で、使用されるシステムに適合した値に設定する必要がある。例えばバリアブルビットレートのＡＴＭネットワークを使用し、平均化を行わずに到着時間間隔から忠実にセル送信を要求されるシステムに対して送信する場合は、Ｎ＝１とすればよく、またはこのヘッダーシンク間隔フィルター回路１２を設けない構成としてもよい。
【００２５】
ＡＴＭ伝送においては、使用する帯域を予め申告する。その際、最大転送レートも併せて申告し、その転送レートを守らなければならない。すなわち、ＡＴＭ伝送においては、仮にその転送レートを越えた場合にセルが廃棄される可能性があるので、再送の困難なリアルタイムデータにとってこの申告を守ることは重要となる。このような場合を考慮し、リアルタイムデータ送信タイミング生成回路７においては、ヘッダーシンク間隔フィルター回路１２によって生成された平均タイミングと予め設定された最大転送レートとの比較を行い、平均タイミングが最大転送レートよりも早いタイミングとなる場合、最大転送レートのタイミングを出力する回路をヘッダーシンク間隔フィルター回路１２の後段に設ける構成、或いはそのような機能をヘッダーシンク間隔フィルター回路１２自体に付加する構成としてもよい。
【００２６】
このような構成とすることにより、データ送信装置１においては、申告した最大転送レートを遵守した上でＡＴＭネットワークに対してセル送信を行うことができる。
【００２７】
さらに、リアルタイムデータにおける送信の立ち上がり、立ち下がり、及び、ヘッダーシンク間隔フィルター回路１２及びその後段に付加した上記回路によっても吸収不可能なジッタを含む異常データが入力された場合を補償するため、予め設定された範囲を外れた場合に所定の初期値に従ったタイミングを出力する回路をさらに後段に付加する構成、或いはそのような機能をヘッダーシンク間隔フィルター回路１２自体に付加する構成としてもよい。このような構成とすることにより、データ送信装置１においては、データ送信における信頼性を一層向上させることができる。
【００２８】
セル送信タイミング生成回路１３は、ヘッダーシンク間隔フィルター回路１２により生成された１シンク間のタイミングに基づき、図３に示すように、１シンクあたりの送信セル数に等分したタイミングを発生させる。リアルタイムデータ送信タイミング生成回路７においては、このタイミングが送信ＶＣ選択回路８に入力され、このタイミングによる送信レート及び、図示しないＣＰＵで設定されたノンリアルタイムデータの転送レートより、送信する仮想チャネルが決定される。そして、送信ＶＣ選択回路８によって決定された結果に基づいて、ＡＴＭセル化回路９が、データバッファ部２のリアルタイムデータ用データバッファ３又はノンリアルタイムデータ用データバッファ４に格納されている送信データを読み出して４８バイトのペイロードに分割し、各ペイロード毎にシーケンス番号、仮想チャネル番号などを５バイトのヘッダ部分として書き込んで５３バイトのセルを構築して、物理層デバイス６に送信する。
【００２９】
このように、このデータ送信装置１によれば、ＡＴＭ方式によりリアルタイムデータをリアルタイム性を損なうことなく送信することができるとともに、従来のようなクロックの誤差による送信時のデータの過不足という問題は生じない。
【００３０】
【発明の効果】
以上詳細に説明したように、この発明に係るデータ送信装置では、入力されたリアルタイムデータの到着間隔に基づいてセル送信タイミング生成手段が上記セルの送信タイミングを生成し、この送信タイミングに基づいてＡＴＭセル化手段によりセル化されたリアルタイムデータが送信されるので、入力されたリアルタイムデータから自動的にセル送信タイミングが生成され、リアルタイムデータ送信時におけるリアルタイム性を保証することができる。
【図面の簡単な説明】
【図１】本発明を適用したデータ送信装置の構成を示すブロック図である。
【図２】データ送信装置のリアルタイムデータ送信タイミング発生回路の一例を示すブロック図である。
【図３】データ送信装置のリアルタイムデータ送信タイミング発生回路の動作を示すタイミングチャートである。
【図４】従来のデータ送信装置の構成を示すブロック図である。
【符号の説明】
１ データ送信装置、２ データバッファ部、３ リアルタイムデータ用データバッファ、４ ノンリアルタイムデータ用データバッファ、５ ＡＴＭセグメンテーションブロック、６ 物理層デバイス、７ リアルタイムデータ送信タイミング生成回路、８ 送信ＶＣ選択回路、９ ＡＴＭセル化回路、１０ リアルタイムデータ入力ポート、１１ ヘッダーシンク検出回路、１２ ヘッダーシンク間隔フィルター回路、１３ セル送信タイミング生成回路
Claims (4)
- リアルタイムデータを記憶させるデータバッファが備えられたデータバッファ部と、
上記データバッファ部から出力されるリアルタイムデータを固定長のセルに分割して非同期転送モード（ＡＴＭ：Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）で送出するＡＴＭセグメンテーション回路と、
上記ＡＴＭセグメンテーション回路から供給されたリアルタイムデータを外部に送出する送出手段とを備え、
上記ＡＴＭセグメンテーション回路は、リアルタイムデータが入力されるとともに入力したリアルタイムデータの到着間隔に基づいて上記セルの送信タイミングを生成するセル送信タイミング生成手段と、上記データバッファ部から供給されるリアルタイムデータをセル化するとともにセル送信タイミング生成手段により生成された送信タイミングに基づいて当該セル化したリアルタイムデータを上記送出手段を介して出力するＡＴＭセル化手段とを備えることを特徴とするデータ送信装置。 - 上記ＡＴＭセグメンテーション回路のセル送信タイミング生成手段は、到着した最新のリアルタイムデータから過去Ｎ個分のリアルタイムデータの到着間隔の平均値を算出する平均値算出部を有し、この平均値算出部により算出された平均値に基づいてセル送信タイミングを生成することを特徴とする請求項１に記載のデータ送信装置。
- 上記ＡＴＭセグメンテーション回路は、上記平均値算出部により算出された平均値に基づいたセル送信タイミングと予め設定された最大転送レートとを比較する比較手段を備え、この比較手段の比較結果に基づいて上記最大転送レートの範囲内でセル送信タイミングを生成することを特徴とする請求項２に記載のデータ送信装置。
- 上記平均値算出部は、吸収不可能なジッタを含む異常データが入力された場合に、算出された平均値にかかわらず所定の初期値に基づいてセル送信タイミングを生成することを特徴とする請求項２に記載のデータ送信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12858497A JP3603540B2 (ja) | 1997-05-19 | 1997-05-19 | データ送信装置 |
| US09/076,028 US6292487B1 (en) | 1997-05-19 | 1998-05-11 | Data transmission system and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12858497A JP3603540B2 (ja) | 1997-05-19 | 1997-05-19 | データ送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10322352A JPH10322352A (ja) | 1998-12-04 |
| JP3603540B2 true JP3603540B2 (ja) | 2004-12-22 |
Family
ID=14988377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12858497A Expired - Fee Related JP3603540B2 (ja) | 1997-05-19 | 1997-05-19 | データ送信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6292487B1 (ja) |
| JP (1) | JP3603540B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000022707A (ja) * | 1998-07-03 | 2000-01-21 | Fujitsu Ltd | データ伝送方法、およびデータ伝送システム |
| US6535525B1 (en) * | 1999-06-10 | 2003-03-18 | Unisys Corporation | Method of transmitting streams of video data, in multi-length frames, at a single average bit rate |
| KR100487129B1 (ko) * | 2003-01-21 | 2005-05-03 | 삼성전자주식회사 | 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀전송을 제어하는 방법 |
| JP4323987B2 (ja) | 2004-03-16 | 2009-09-02 | キヤノン株式会社 | リアルタイム性パケットのリアルタイム性を維持してパケットを中継するネットワークスイッチ及びパケット中継方法 |
| CN100387078C (zh) * | 2005-03-23 | 2008-05-07 | 华为技术有限公司 | 基站收发信台实现数据收发处理的方法 |
| IL176288A0 (en) * | 2006-06-13 | 2007-07-04 | Imagine Comm Ltd | Synchronous transmission over packet based network |
| US8473664B2 (en) * | 2006-12-11 | 2013-06-25 | Intel Corporation | Safe removal of external device from computing device |
| CN103905174A (zh) * | 2012-12-28 | 2014-07-02 | 中兴通讯股份有限公司 | 一种提升系统容量的方法、装置及系统 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541852A (en) * | 1994-04-14 | 1996-07-30 | Motorola, Inc. | Device, method and system for variable bit-rate packet video communications |
| US5982749A (en) * | 1996-03-07 | 1999-11-09 | Lsi Logic Corporation | ATM communication system interconnect/termination unit |
| US5742765A (en) * | 1996-06-19 | 1998-04-21 | Pmc-Sierra, Inc. | Combination local ATM segmentation and reassembly and physical layer device |
| US5978356A (en) * | 1997-04-09 | 1999-11-02 | Lucent Technologies Inc. | Traffic shaper for network nodes and method thereof |
-
1997
- 1997-05-19 JP JP12858497A patent/JP3603540B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-11 US US09/076,028 patent/US6292487B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6292487B1 (en) | 2001-09-18 |
| JPH10322352A (ja) | 1998-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6034954A (en) | Multiplexing apparatus for transit of signals between service provided by low-speed transmission path and ATM service provided by high-speed transmission path | |
| KR100233244B1 (ko) | 다수의 스트림을 수용하는 운송스트림 다중화 장치 | |
| KR0175570B1 (ko) | Atm망의 정합을 위한 mpeg-2 ts 다중화장치 | |
| JP3603540B2 (ja) | データ送信装置 | |
| US7586925B2 (en) | Data adaptation protocol | |
| KR100408044B1 (ko) | Ａｔｍ교환기의 트래픽 제어 장치 및 방법 | |
| CA2325910A1 (en) | Accommodation frame and transmission device of different data traffics on common carrier wave | |
| US6928080B2 (en) | Transporting variable length ATM AAL CPS packets over a non-ATM-specific bus | |
| JP3888741B2 (ja) | セル伝送速度デカップリング方法 | |
| EP1665597B1 (en) | Method and apparatus for synchronized transport of data through an asynchronous medium | |
| JPH10322343A (ja) | 通信装置 | |
| JPH11341010A (ja) | Ａｔｍをｓｔｍデータに変換するａａｌ１終端装置の２重化方法及びその構成 | |
| JP4074069B2 (ja) | 伝送装置 | |
| KR100205791B1 (ko) | 데이터 버퍼링을 이용한 연동제어 장치 및 방법 | |
| KR100271522B1 (ko) | 고정비트율 멀티미디어 서비스를 위한 비동기전송모드 적응계층1(aal1) 송신처리장치 | |
| JP2762803B2 (ja) | 非同期転送モード伝達網のためのセルフロー制御装置 | |
| KR0177231B1 (ko) | 에이에이엘-1 계층의 정보 처리 장치 | |
| KR0129610B1 (ko) | 고정속도 셀 데이터 송수신장치 | |
| JPH11252203A (ja) | デジタル信号伝送装置 | |
| KR970008680B1 (ko) | 비동기식 전송모드용 단말장치 | |
| KR100810372B1 (ko) | 통신 시스템의 디지털신호처리부에서 셀 처리 장치 | |
| JP2765986B2 (ja) | Ａｔｍ網のバースト情報転送方式 | |
| KR100265059B1 (ko) | 스완2 케이블티브이 시스템의 프레임 처리장치 | |
| JP2765985B2 (ja) | Ａｔｍ網のバースト情報転送方式 | |
| JP3253470B2 (ja) | 非同期通信網内での動的ｐｖｃの抑制による高効率セル多重方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040820 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040920 |
|
| LAPS | Cancellation because of no payment of annual fees |