KR100487129B1

KR100487129B1 - 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀전송을 제어하는 방법

Info

Publication number: KR100487129B1
Application number: KR10-2003-0004139A
Authority: KR
Inventors: 정영서
Original assignee: 삼성전자주식회사
Priority date: 2003-01-21
Filing date: 2003-01-21
Publication date: 2005-05-03
Also published as: KR20040067152A; US7428235B2; US20040151183A1

Abstract

본 발명은 유토피아 인터페이스의 선입선출부(FIFO)간의 셀 인에이블(cell enable) 신호 및 셀 어베일러블(cell available: CA) 신호의 액티브 타이밍을 1바이트의 데이터가 있을 때로 정의함으로써 셀 전송 시작 기준을 앞당겨 셀 전송을 보다 신속하고 원활하게 수행할 수 있도록 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법에 관한 것으로서, CA 신호가 액티브(하이 신호)로 천이되는 기준에 대해서, TX FIFO(10)에서는 전송할 데이터가 1 바이트 이상 있을 때로 정의하고, RX FIFO(20)에서는 1 바이트 이상의 데이터를 수신할 수 있을 때로 정의하며; Enb 신호가 액티브(로우 신호)로 천이되는 기준에 대해서, TX FIFO(10)에서는 입력인 CA 신호가 '하이'이고 전송할 데이터가 1 바이트 이상 있을 때로 정의하고, RX FIFO(20)에서는 입력인 CA 신호가 '하이'이고 1 바이트 이상의 데이터를 수신할 수 있을 때로 정의함으로써, 52바이트*클럭 시간만큼 더 빨리 셀을 송수신할 수 있게 되어 시스템의 트래픽 성능을 향상시키는 효과가 있다.

Description

유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법 {Method for controlling start timing of cell transmission every one byte basis of between FIFO of UTOPIA interface}

본 발명은 유토피아 인터페이스(UTOPIA interface)에 관한 것으로서, 더욱 상세하게는 유토피아 인터페이스의 선입선출부(FIFO)간의 셀 인에이블(cell enable) 신호 및 셀 어베일러블(cell available) 신호의 액티브 타이밍을 1바이트의 데이터가 있을 때로 정의함으로써 셀 전송 시작 기준을 앞당겨 셀 전송을 보다 신속하고 원활하게 수행할 수 있도록 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법에 관한 것이다.

비동기 전송모드의 유토피아 인터페이스의 데이터 전송방식은 셀 레벨 핸드쉐이킹(Cell-level handshaking)과 옥텟 레벨 핸드쉐이킹(Octet-level handshaking) 모드로 구분되는데, 셀 레벨 핸드쉐이킹 모드는 53바이트 단위(셀 단위)로 데이터가 전송되는 방식이며, 옥텟 레벨 핸드쉐이킹 모드는 8바이트 단위(옥텟 단위)로 데이터가 전송되는 방식이다.

유토피아 인터페이스의 선입선출부간에는 주로 셀 레벨 핸드쉐이킹 방식으로 데이터 전송이 이루어지고 있는데, 이러한 셀 레벨 핸드쉐이킹 모드로 동작하는 선입선출부간의 데이터 전송에 관하여 도 1a 및 도 1b를 참조하여 상세히 설명하면 다음과 같다.

도 1a는 송신측 선입선출부가 마스터인 경우의 제어 신호 송수신에 관한 도면이고, 도 1b는 송신측 선입선출부가 슬레이브인 경우의 제어 신호 송수신에 관한 도면이다.

송신측 선입선출부가 마스터이고 수신측 선입선출부가 슬레이브인 경우, 도 1a를 참조하면, 수신측 선입선출부(20)(이하 'RX FIFO'라 함)에서 셀을 받을 수 있음을 알리는 CA 신호를 '하이(high)'상태로 액티브하면, 송신측 선입선출부(10)(이하 'TX FIFO'라 함)의 CA는 '로우(low)'상태에서 '하이'상태로 천이되고, TX FIFO(10)에서 보낼 셀이 있으면 Enb 신호를 '하이'상태에서 '로우'상태로 액티브한다.

따라서, TX FIFO(10)는 CA신호가 '하이'인 상태에서, Enb 신호가 '로우'로 천이되는 순간, 셀전송 시작 신호인 SOC 신호를 '하이'로 액티브하여 셀전송이 시작되도록 한다.

한편 TX FIFO가 슬레이브이고 RX FIFO가 마스터인 경우, 도 1b를 참조하면, TX FIFO(10)에서 보낼 셀이 있음을 알리는 CA신호를 '하이'로 액티브하면, RX FIFO(20)의 CA는 로우 상태에서 '하이'상태로 천이되고, RX FIFO(20)에서 받을수 있는 저장공간이 있으면 Enb 신호를 '하이'상태에서 '로우'상태로 액티브한다.

RX FIFO(20)는 CA신호가 '하이'인 상태에서, Enb 신호가 '로우'로 천이되는 순간, 셀전송 시작 신호인 SOC 신호를 '하이'로 액티브하여 셀을 수신한다.

다음은 비동기 전송모드 포럼의 표준안에 의한 신호이면서 도 1a 및 도 1b에 사용된 신호들에 대한 설명이다.

TX-CLK, RX-CLK(Clock) : 시스템 동기 클럭

TX-CA(Cell Available) : 보낼 셀의 유무를 나타내는 신호

RX-CA : 셀을 받을 수 있음을 나타내는 신호

TX-Enb(Enable) : 셀 전송이 가능한 상태임을 알리는 신호

RX-Enb : 셀을 저장할 공간이 있음을 알리는 신호

SOC(Start Of Cell) : 셀 전송 시작을 알리는 신호

DAT(DATa) : 현재 전송중인 셀 데이터를 나타내는 신호

이하, 상기와 같은 신호처리 의해 실제로 셀 전송이 이루어지는 과정을 설명하기로 한다.

도 2는 종래의 53바이트 단위로 셀 전송 시작을 제어하는 방법을 도시한 타이밍도이다.

도 2를 참조하면, RX FIFO(20)가 ATM(Aynchronous Transfer Mode)(비동기 전송 모드) 셀을 모두 출력해서 DAT 카운트가 53일 때 CA 신호가 '하이'로 천이됨으로 클럭 에지(clock edge) 55에서 CA TS호는 '하이'로 천이되고 ATM 셀은 클럭 에지 57에서 수신되기 시작한다.

좀 더 상세히 설명하면, TX FIFO가 마스터인 경우, RX FIFO(20)는 셀 데이터를 53바이트 저장할 수 있기 전까지는 CA신호를 '로우'로 유지한다. 따라서 RX FIFO(20)에서 셀 데이터 53바이트가 모두 출력되어 53바이트를 저장할 수 있는 공간이 생기면 CA 신호가 '하이'로 천이되어 Enb 신호가 '로우'로 액티브되는 순간 SOC가 '하이'로 천이되면서 셀 전송이 시작된다.

반면, TX FIFO가 슬레이브인 경우를 설명하면, TX FIFO(10)에 셀 데이터가 저장될 때 53 바이트가 모두 저장되기 전에는 CA신호는 '로우'를 유지한다. 셀 데이터가 53바이트 모두 저장되는 순간 CA 신호가 '하이'로 천이되고, RX FIFO(20)로부터 셀을 받을 수 있다는 의미인 Enb신호가 '로우'로 액티브되면 셀 전송이 시작되게 된다.

정리해보면, 상기와 같이 TX FIFO가 마스터인 경우, RX FIFO(20)에서 53바이트의 셀을 저장할 수 있는 공간이 발생하기 전까지는 CA 신호를 '로우'로 유지하기 때문에 53바이트의 셀을 처리하기 까지 RX FIFO는(20) 아이들 상태가 된다.

또한 TX FIFO가 슬레이브인 경우, TX FIFO(10)에 53바이트의 데이터가 저장되기 전까지는 CA 신호를 '로우'로 유지하기 때문에 53바이트의 저장받을 동안 TX FIFO는(20) 아이들 상태가 된다.

그러나, 실제로 FIFO에 셀이 저장되거나 출력될 때에는 1개의 셀이 연속적으로 FIFO에 쌓이거나 FIFO에서 출력된다. 예를 들면, 53바이트의 셀 중 20바이트만 저장되고 잠시 멈췄다가 다시 나머지 33바이트가 저장되는 경우는 발생하지 않는다는 것이다.

따라서 종래기술에 의해 셀 데이터 전송을 제어하게 되면, TX FIFO에서는 데이터가 53바이트 저장되기까지 기다려야되고, RX FIFO에서는 53바이트의 데이터 저장공간이 발생할 때까지 기다려야되므로 53바이트*클럭 만큼 시간이 낭비되는 문제점이 발생한다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서,셀 전송 시작 기준이 되는 CA신호가 '하이'로 액티브되는 기준에 대하여, RX FIFO에서는 데이터를 저장할 공간이 1바이트 발생하는 때로 정의하고, TX FIFO에서는 출력할 데이터가 1바이트 발생하는 때로 정의하므로써 52바이트*클럭 시간만큼 더 빨리 셀을 전송하여 트래픽 전송 성능을 향상하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명에 따른 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법은 데이터 전송모드가 셀 레벨 핸드쉐이킹 모드로 동작하는 유토피아 인터페이스 선입선출부간의 셀 데이터 전송 방법에 있어서, 송신측 선입선출부(TX FIFO)가 마스터이고, 수신측 선입선출부(RX FIFO가 슬레이브인 경우, RX FIFO에 데이터 저장공간이 1 바이트 이상 저장할 수 있게 되는 순간 RX 셀 어베일러블(CA) 신호를 액티브하고, TX FIFO에 전송할 셀이 적어도 1 바이트 이상 저장되어 있는 상태에서, TX FIFO는 RX CA 신호가 액티브된 것을 다음 클럭 에지에서 래치(latch)한 후, TX FIFO의 인에이블(Enb) 신호를 액티브하므로써 RX FIFO의 Enb신호가 액티브되는 것을 특징으로 한다.

또한 상기 방법은 송신측 선입선출부(TX FIFO)가 슬레이브이고, 수신측 선입선출부(RX FIFO)가 마스터인 경우, TX FIFO에 전송할 셀이 1 바이트 이상 저장되는 순간 TX FIFO의 셀 어베일러블(CA) 신호를 액티브하고, RX FIFO에 데이터를 저장할 공간이 1 바이트 이상 있는 상태에서, RX FIFO는 TX CA 신호가 액티브된 것을 다음 클럭 에지에서 래치한 후, RX FIFO의 인에이블(Enb) 신호를 액티브하므로써 TX FIFO의 Enb신호가 액티브되는 것을 특징으로 한다.

이하, 본 발명이 속하는 분야에 통상의 지식을 지닌자가 본 발명을 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.

본 발명의 선입선출부간 셀 제어 방법을 설명하기 전에 셀 제어 방법의 기준이 되는 선입선출부의 신호(셀 어베일러블 신호, 인에이블 신호)에 대해서 살펴보기로 한다.

선입선출부(이하 'FIFO'라 함)에 셀이 저장되거나 출력될 때에는 1개의 셀이 연속적으로 FIFO에 쌓이거나 FIFO에서 출력된다.

따라서 수신측 선입선출부(이하 'RX FIFO'라 함)에서는 FIFO가 가득 찬 상태(full)에서 1바이트의 데이터가 출력되면 앞으로 최소한 1셀의 데이터 즉 53바이트의 데이터가 출력될 것이다.

송신측 선입선출부(이하 'TX FIFO'라 함)에서는 FIFO에 데이터가 1바이트도 없는 상태에서 1바이트의 셀이 입력되면 앞으로 최소한 1셀(53바이트)의 데이터가 저장될 것이다.

이점에 착안하여, 본 발명의 선입선출부간 셀 전송 시작 기준이 되는 셀 어베일러블(이하 'CA'라 함) 신호와 인에이블(이하 'Enb'라 함)신호에 대해 다음과 같이 정의한다.

먼저 CA 신호가 액티브(하이 신호)로 천이되는 기준에 대해서, TX FIFO(10)에서는 전송할 데이터가 1 바이트 이상 있을 때로 정의하고, RX FIFO(20)에서는 1 바이트 이상의 데이터를 수신할 수 있을 때로 정의한다.

그리고 Enb 신호가 액티브(로우 신호)로 천이되는 기준에 대해서, TX FIFO(10)에서는 입력인 CA 신호가 '하이'이고 전송할 데이터가 1 바이트 이상 있을 때로 정의하고, RX FIFO(20)에서는 입력인 CA 신호가 '하이'이고 1 바이트 이상의 데이터를 수신할 수 있을 때로 정의한다.

상기와 같이 선입선출부의 신호(셀 어베일러블 신호, 인에이블 신호)에 대해 정의가 이루어진 상태에서 실제로 선입선출부간의 셀이 송수신되는 과정을 도 3을 참조하여 설명하면 다음과 같다.

도 3은 본 발명의 가장 바람직한 실시예에 따른 1 바이트 단위로 셀 전송 시작을 제어하는 방법을 도시한 타이밍도이다.

먼저 TX FIFO(10)가 마스터인 경우에 대하여 설명하기로 한다.

이때 TX FIFO(10)는 전송할 셀이 1바이트 이상 저장되어 있다고 가정하자.

이러한 상태에서 RX FIFO(20)가 ATM(비동기 전송 모드) 셀을 출력하기 시작하면, RX FIFO(20)에서 데이터를 받을 수 있는 여유 공간인 DAT의 카운트는 증가한다. 클럭 에지(clock edge) 2에서 RX FIFO(20)가 셀을 출력하기 시작하면 RX DAT 카운트는 1이 된다. RX DAT 카운트가 1이 되면 클럭 에지 3에서 RX CA는 '하이'상태로 천이된다.

TX FIFO(10)는 전송할 셀이 이미 저장되어 있으므로 RX CA가 '하이'인 것을 클럭 에지 4에서 래치(latch)하고, RX Enb 신호를 '로우'로 천이시키면서 셀의 전송을 시작한다.

클럭 에지 4 이후로는 RX FIFO(20)에서 셀의 출력과 저장이 동시에 이루어짐으로 RX DAT 카운트는 3을 계속 유지한다.

결과적으로 클럭 에지 2에서 RX FIFO(20)가 셀을 출력하기 시작하면 클럭에지 5에서 새로운 셀을 수신하기 시작한다.

따라서 종래와 같은 방법으론 클럭 에지 57에서 셀 전송이 시작되던 것에 비해, 본 발명에 의하면 클럭 에지 5에서 셀을 수신할 수 있으므로 52바이트*클럭 시간만큼 더 빠르게 셀을 수신하게 된다.

이하 TX FIFO(10)가 슬레이브인 경우에 대하여 설명하기로 한다.

이때 RX FIFO(20)는 데이터를 저장할 공간이 1 바이트 이상 있다고 가정하자.

이러한 상태에서 TX FIFO(10)는 전송할 ATM(비동기 전송 모드) 셀이 1 개이상 있으므로, TX FIFO(10)에서 전송할 DAT의 카운트는 증가한다. 클럭 에지(clock edge) 2에서 TX FIFO(10)가 전송할 데이터를 저장하기 시작하면 TX DAT 카운트는 1이 된다. TX DAT 카운트가 1이 되면 클럭 에지 3에서 TX CA는 '하이'상태로 천이된다.

RX FIFO(20)는 데이터를 저장할 공간이 확보되어 있으므로 TX CA가 '하이'인 것을 클럭 에지 4에서 래치(latch)하고, TX Enb 신호를 '로우'로 천이시키면서 셀의 전송을 시작한다.

클럭 에지 4 이후로는 TX FIFO(20)에서 셀의 저장과 출력이 동시에 이루어짐으로 TX DAT 카운트는 3을 계속 유지한다.

결과적으로 클럭 에지 2에서 TX FIFO(20)는 셀을 저장하기 시작하면 클럭에지 5에서 셀을 전송하기 시작한다.

따라서 종래와 같은 방법으론 클럭 에지 57에서 셀 송신이 시작되던 것에 비해 본 발명에 의하면 클럭 에지 5에서 셀을 송신할 수 있으므로 52바이트*클럭 시간만큼 더 빠르게 셀을 수신하게 된다.

한편, 비동기 전송모드의 유토피아 인터페이스의 데이터 전송 방식모드가 옥텟 레벨 핸드쉐이킹(Octet-level handshaking) 모드인 경우도 상기와 같은 방법을 적용하면 더 빨리 셀을 전송할 수 있을 것이다.

이상 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.

이상 설명한 바와 같이, 본 발명에 따르면 ATM 셀을 저장하는 유토피아 인터페이스의 선입선출부간의 셀 전송 시작을 결정하는데 기준이 되는 신호(CA 신호, Enb 신호)를 1 바이트의 데이터가 저장되었거나 1 바이트의 데이터를 저장할 공간이 있을 때로 정의함으로써 52바이트*클럭 시간만큼 더 빨리 셀을 송수신할 수 있게 되어 시스템의 트래픽 성능을 향상시키는 효과가 있다.

도 1a는 송신측 선입선출부가 마스터인 경우의 제어 신호 송수신에 관한 도면,

도 1b는 송신측 선입선출부가 슬레이브인 경우의 제어 신호 송수신에 관한 도면,

도 2는 종래의 53바이트 단위로 셀 전송 시작을 제어하는 방법을 도시한 타이밍도,

도 3은 본 발명의 가장 바람직한 실시예에 따른 1 바이트 단위로 셀 전송 시작을 제어하는 방법을 도시한 타이밍도.

<도면의 주요 부분에 대한 부호 설명>

10 : 송신측 선입선출부(TX FIFO)

20 : 수신측 선입선출부(RX FIFO)

Claims

데이터 전송모드가 셀 레벨 핸드쉐이킹 모드로 동작하는 유토피아 인터페이스 선입선출부간의 셀 데이터 전송 방법에 있어서,

송신측 선입선출부(TX FIFO)가 마스터이고, 수신측 선입선출부(RX FIFO가 슬레이브인 경우,

RX FIFO에 데이터 저장공간이 1 바이트 이상 저장할 수 있게 되는 순간 RX 셀 어베일러블(CA) 신호를 액티브하고,

TX FIFO에 전송할 셀이 적어도 1 바이트 이상 저장되어 있는 상태에서, TX FIFO는 RX CA 신호가 액티브된 것을 다음 클럭 에지에서 래치(latch)한 후, TX FIFO의 인에이블(Enb) 신호를 액티브하므로써 RX FIFO의 Enb신호가 액티브되는 것을 특징으로 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법.
제 1항에 있어서, 상기 RX CA 신호가 액티브되고, RX Enb 신호가 액티브되어 두 신호(CA, Enb)가 모두 액티브되는 순간 RX SOC(Start Of Cell)신호가 액티브되면서 셀전송이 시작되는 것을 특징으로 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법.
제 1항에 있어서, 상기 RX CA 신호가 '하이'상태로 천이될 때 액티브되는 것을 특징으로 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법.
제 1항에 있어서, 상기 RX Enb 신호가 '로우'상태로 천이될 때 액티브되는 것을 특징으로 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법.
제 2항에 있어서, 상기 RX CA 신호가 '하이'로 액티브되고, RX Enb 신호가 '로우'로 액티브되어 두 신호(CA, Enb)가 모두 액티브되는 순간 RX SOC(Start Of Cell)신호가 '하이'로 액티브되면서 셀전송이 시작되는 것을 특징으로 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법.
데이터 전송모드가 셀 레벨 핸드쉐이킹 모드로 동작하는 유토피아 인터페이스 선입선출부간의 셀 데이터 전송 방법에 있어서,

송신측 선입선출부(TX FIFO)가 슬레이브이고, 수신측 선입선출부(RX FIFO)가 마스터인 경우,

TX FIFO에 전송할 셀이 1 바이트 이상 저장되는 순간 TX FIFO의 셀 어베일러블(CA) 신호를 액티브하고,

RX FIFO에 데이터를 저장할 공간이 1 바이트 이상 있는 상태에서, RX FIFO는 TX CA 신호가 액티브된 것을 다음 클럭 에지에서 래치한 후, RX FIFO의 인에이블(Enb) 신호를 액티브하므로써 TX FIFO의 Enb신호가 액티브되는 것을 특징으로 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법.
제 6항에 있어서, 상기 TX CA 신호가 액티브되고, TX Enb 신호가 액티브되어 두 신호(CA, Enb)가 모두 액티브되는 순간 TX SOC(Start Of Cell)신호가 액티브되면서 셀전송이 시작되는 것을 특징으로 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법.
제 6항에 있어서, 상기 TX CA 신호가 '하이'상태로 천이될 때 액티브되는 것을 특징으로 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법.
제 6항에 있어서, 상기 TX Enb 신호가 '로우'상태로 천이될 때 액티브되는 것을 특징으로 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법.
제 7항에 있어서, 상기 TX CA 신호가 '하이'로 액티브되고, TX Enb 신호가 '로우'로 액티브되어 두 신호(CA, Enb)가 모두 액티브되는 순간 TX SOC(Start Of Cell)신호가 '하이'로 액티브되면서 셀전송이 시작되는 것을 특징으로 하는 유토피아 인터페이스의 선입선출부간 1 바이트 단위로 셀 전송을 제어하는 방법.