KR0153923B1 - 에이티엠 계층 장치와 부가헤더를 가지는 에이티엠 계층 장치간의 인터페이스 장치 및 그 방법 - Google Patents

에이티엠 계층 장치와 부가헤더를 가지는 에이티엠 계층 장치간의 인터페이스 장치 및 그 방법

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KR0153923B1
KR0153923B1 KR1019950053940A KR19950053940A KR0153923B1 KR 0153923 B1 KR0153923 B1 KR 0153923B1 KR 1019950053940 A KR1019950053940 A KR 1019950053940A KR 19950053940 A KR19950053940 A KR 19950053940A KR 0153923 B1 KR0153923 B1 KR 0153923B1
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Abstract

본 발명은 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 인터페이스 장치 및 방법에 관한 것으로서, 53 옥텟을 가지는 AMT 계층 장치(1)로 부터 ATM 셀의 4 옥텟을 입력받아 헤더를 변환하여 (4+N)옥텟을 출력하는 제1 헤더 처리 수단(10); 상기 제1 헤더 처리 수단(10)의 출력을 쓰기 신호를 입력받아 버퍼링하고, 49 옥텟의 데이타를 쓰기 신호에 의해 버퍼링하여 읽기 신호에 의해 출력하는 출력 FIFO 수단(20); 입력된 데이타를 쓰기 신호에 의해 저장하여 읽기 신호에 의해 출력하는 입력 FIFO 수단(40); 상기 입력 FIFO 수단(40)의 출력을 입력받아 4 옥텟의 헤더로 변환하여 출력하는 제2 헤더 처리 수단(50); 초기화 및 셀 전달 상태의 모니터링을 위한 CPU와의 정합 기능을 수행하는 CPU 인터페이스 수단(60); 및 셀 시작 및 유효 신호를 입력받아 헤더를 변환하여 전송하기 위해 읽기 신호와 쓰기 신호를 53 옥텟을 가지는 ATM 계층 장치(1)와 상기 제1 헤더 처리 수단(10), 출력 FIFO 수단(20)에 출력하고, 상기 입력 FIFO 수단(40)에 저장된 데이타를 53 옥텟을 가지는 ATM 계층 장치(1)로 헤더를 변환하여 출력하기 위한 읽기/쓰기 신호를 상기 입력 FIFO 수단(40)과 제2 헤더 처리 수단(50)에 출력하고, 상기 입출력 FIFO 수단(20, 40)의 셀 갯수를 계수하고, 상기 CPU 인터페이스 수단(60)에 셀 전달 상태를 출력하는 인터페이스 로직 수단(30)을 구비하여 53 옥텟 셀 인터페이스를 가지는 장치와 부가 헤더를 갖는 (53 + N)의 옥텟 셀 인터페이스를 가지는 장치간의 인터페이스를 수행하고, 또한, CPU 인터페이스를 통하여 인터페이스 유니트에 있는 FIFO 내의 셀 수와 셀의 상태를 모니터링할 수 있어 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 정합이 가능한 효과가 있다.

Description

에이티엠(ATM) 계층 장치와 부가헤더를 가지는 에이티엠(ATM) 계층 장치간의 인터페이스 장치 및 그 방법
제1도는 본 발명이 적용되는 시스템 구성도.
제2도는 본 발명의 일실시예에 따른 인터페이스 장치의 개략적 구성도.
제3도는 본 발명의 일실시예에 따른 인터페이스 로직부의 구성도.
제4도 내지 제7도는 본 발명의 일실시예에 따른 인터페이스 방법을 나타낸 흐름도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제 1 헤더 처리기 20 : 출력 FIFO
30 : 인터페이스 로직부 40 : 입력 FIFO
50 : 제 2 헤더 처리기 60 : CPU 인터페이스부
본 발명은 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 인터페이스 장치 및 방법에 관한 것이다.
오늘날 비동기 전달 모드(ATM) 방식은 세계적으로 각광을 받고 있는 통신 프로토콜이며, 이를 구현한 통신 장치가 다방면에서 걸쳐 개발되고 있다. 이를 위하여, ATM 계층 인터페이스를 가지는 장치간의 인터페이스가 필요하다.
ATM 계층에서는 VPI와 VCI를 이용하려 라우팅이 진행되는데, 장치에 따라서는 부가헤더를 가지고 그 정보를 이용하여 내부 라우팅을 하는 경우도 있다.
따라서, 본 발명은 53 옥텟 셀 인터페이스를 가지는 장치와 부가 헤더를 갖는 (53 + N)의 옥텟 셀 인터페이스를 가지는 장칙간의 인터페이스를 수행하고, 또한, CPU 인터페이스를 통하여 인터페이스 유니트에 있는 FIFO 내의 셀 수와 셀의 상태를 모니터링할 수 있는 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 인터페이스 장치 및 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 53 옥텟을 가지는 ATM 계층 장치로 부터 ATM 셀의 헤더 5 옥텟 중 4 옥텟을 입력받아 VPI/VCI 변환과 부가 헤더를 추가하여 (4+N) 옥텟을 출력하는 제1 헤더 처리 수단; 상기 제1 헤더 처리 수단의 출력을 쓰기 신호를 입력받아 버퍼링하고, 53 옥텟을 가지는 ATM 계층 장치로 부터 49 옥텟의 데이타를 쓰기 신호에 의해 버퍼링하여 읽기 신호에 의해 53 옥텟 + 부가 헤더를 가지는 ATM 계층 장치로 출력하는 출력 FIFO 수단; 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치로 부터 입력된 데이타를 쓰기 신호에 의해 저장하여 읽기 신호에 의해 출력하는 입력 FIFO 수단; 상기 입력 FIFO 수단의 출력 헤더 (4+N) 옥텟을 입력받아 4 옥텟의 헤더로 변환하여 53 옥텟을 가지는 ATM 계층 장치로 출력하는 제2 헤더 처리 수단; 초기화 및 셀 전달 상태의 모니터링을 위한 CPU와의 정합 기능을 수행하는 CPU 인터페이스 수단; 및 53 옥텟을 가지는 ATM 계층 장치로 부터 셀 시작 및 유효 신호를 입력받아 헤더를 변환하여 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치로 전송하기 위해 읽기 신호와 쓰기 신호를 53 옥텟을 가지는 ATM 계층 장치와 상기 제1 헤더 처리 수단, 출력 FIFO 수단에 출력하고, 상기 입력 FIFO 수단 에 저장된 데이타를 53 옥텟을 가지는 ATM 계층 장치로 헤더를 변환하여 출력하기 위한 읽기/쓰기 신호를 상기 입력 FIFO 수단과 제2 헤더 처리 수단에 출력하고, 상기 입출력 FIFO 수단의 셀 갯수를 계수하고, 상기 CPU 인터페이스 수단(60)에 셀 전달 상태를 출력하는 인터페이스 로직 수단을 구비한 것을 특징으로 한다.
또한 53 옥텟 셀을 가지는 ATM 계층 장치와 53 옥텟 셀에 N 옥텟의 부가 헤더를 가지는 ATM 계층 장치간의 정합을 위한 인터페이스 장치에 적용되는 ATM 계층 장치와 부가 헤더를 가지는 ATM 계층 장치간의 인터페이스 방법에 있어서, 53 옥텟을 가지는 ATM 계층 장치로 부터 전달할 셀이 있음을 알리는 셀 시작 및 유효 신호가 입력되면, 셀 헤더중 4 옥텟을 읽어 제1 헤더 처리 수단을 통해 헤더 변환을 수행하고, 헤더 변환된 (4+N) 옥텟 헤더를 출력 FIFO 수단에 저장한 후, 나머지 49 옥텟을 53 옥텟을 가지는 ATM 계층 장치로 부터 읽어 출력 FIFO 수단에 저장하고, 출력 FIFO의 셀 계수기 값을 증가 시키는 제 1 단계; 출력 FIFO 수단에 전송할 셀이 존재하면, 저장된 (53+N) 옥텟을 읽어 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치로 출력하고, 출력 FIFO의 셀 계수기 값을 감소 시키는 제 2 단계; 53 옥텟 + 부가헤더를 가지는 ATM 게층 장치로 부터 셀 시작 및 유효 신호가 입력되면, (53+N) 옥텟을 읽어 입력 FIFO 수단에 저장하고, 입력 FIFO의 셀 계수기 값을 증가 시키는 제 3 단계; 및 입력 FIFO 수단에 전송할 셀이 존재하면, 셀 유효 신호를 53 옥텟을 가지는 ATM 계층 장치로 전달하고, 53 옥텟을 가지는 ATM 계층 장치로 부터 셀 읽기 신호가 입력되면, 입력 FIFO 수단에서 (4+N) 옥텟을 읽어 제2 헤더 처리 수단을 통해 4 옥텟의 헤더로 변환하여 변환된 헤더를 읽어 53 옥텟을 가지는 ATM 계층 장치로 출력하고, 입력 FIFO 수단에서 나머지 49 옥텟을 읽어 출력한 후, 입력 FIFO의 셀 계수기 값을 감소 시키는 제 4 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도는 53 옥텟 셀을 가지는 ATM 계층 장치(1)(이하, '장치a'라 함)와 53 옥텟 셀에 N 옥텟의 부가 헤더를 가지는 ATM 계층 장치(3)(이하, '장치b'라 함), 그리고, 상기 두 ATM 계층 장치를 정합시키기 위한 인터페이스 유니트(2)의 구성도를 나타낸다.
장치 a(1)에서 인터페이스 유니트(2)간에는 53 옥텟 셀 인터페이스(4)를 가지고, 장치 b(3)와 인터페이스 유니트(2)간에는 (53+N) 옥텟 셀 인터페이스(5)를 가진다. 인터페이스 유니트(2)내에는 양방향에 대하여 FIFO가 내장되어 있어서 장치 a(1)와 인터페이스 유니트(2)의 통신과 장치 b(3)와 인터페이스 유니트(2)의 통신은 각각 독립적으로 수행한다.
제2도는 본 발명의 일실시예에 따른 인터페이스 장치의 구성로서, 도면에서 10은 제1 헤더 처리기, 20은 출력 FIFO, 30은 인터페이스 로직부, 40은 입력 FIFO, 50은 제2 헤더 처리기, 60은 CPU 인터페이스부를 각각 나타낸다.
본 발명인 인터페이스 장치는 장치 a(1)와의 입출력을 위한 버스와 장치 b(3)와의 입출력을 위한 버스, 그리고, CPU와의 입출력을 위한 CPU 인터페이스 버스를 구비한다. 제1 헤더 처리기(10)는 장치 a(1)에서 장치 b(3)로 셀이 전송될 때 사용되는 것으로, 인터페이스 로직부(30)의 제어에 의해 ATM 셀의 헤더 5 옥텟 중 4 옥텟을 입력받아서 VPI/VCI 변환과 부가헤더를 추가하여 (4+N) 옥텟을 출력 FIFO(20)에 출력한다.
반대로 제2 헤더 처리기(50)는 장치 b(3)에서 입력 FIFO(40)로 전달된 (53+N) 옥텟 셀의 헤더 (4+N) 옥텟을 인ㄴ터페이스 로직부(30)의 제어에 의해 입력받아 4 옥텟의 헤더로 변환한 후 장치 a(1)로 출력한다.
그리고, 출력 FIFO(20)는 장치 a(1)에서 장치 b(3)로 전달되는 셀을 인터페이스 로직부(30)의 제어에 의해 버퍼링하고, 입력 FIFO(40)는 반대로 장치 b(3)에서 장치 a(1)로 전달되는 셀을 인터페이스 로직부(30)의 제어에 의해 버퍼링한다.
인터페이스 로직(30)은 셀의 전달을 다음의 4가지 블럭으로 나누어서 처리하고 관리하며, CPU 인터페이스부(60)로 출력하여 초기화 및 셀 전달 상태의 모니터링을 가능하게 한다. 첫 번째 블럭은 장치 a(1)에서 추ㄹ되어 출력 FIFO(20)로 전달되는 과정이고, 두 번째 블럭은 출력 FIFO(20)에서 장치 b(3)로 셀이 전달되는 과정이고, 세 번째 블럭은 장치 b(3)에서 입력 FIFO(40)로 전달되는 과정이고, 네 번째 블럭은 입력 FIFO(40)에서 장치 a(1)로 전달되는 과정이다. 상기의 네 가지 처리 과정은 동시에 발생할 수 있지만, 각각 독립적이다.
상기의 과정을 보다 구체적으로 살펴보면, 먼저 장치 a(1)에서 장치 b(3)로의 전송과정응ㄴ 장치 a(1))에서 전달할 셀이 있음을 알리는 셀 시작 및 유효 신호를 인터페이스 로직부(30)는 수신하면, 인터페이스 로직부(30)는 우선 읽기 신호를 출력하여 셀 헤더를 헤더중 4 옥텟을 장치 a(1)로 부터 읽어 제1 헤더 처리기(10)에 출력한다.
상기 제1 헤더 처리기(10)는 입력된 4 옥텟 헤더에 부가헤더 N을 부가하고, 인터페이스 로직부(30)는 쓰기 신호를 출력하여 제1 헤더 처리기(10)의 출력 (4+N) 옥텟 헤더를 출력 FIFO(20)에 쓴다. 그리고, 읽기 신호를 출력하여 나머지 49 옥텟을 장치 a(1)로 부터 읽어 출력 FIFO(20)에 쓰기 신호를 출력하여 셀 데이타를 저장하고, 출력 FIFO의 계수기 값을 증가 시킨다.
출력 FIFO의 계수기 값이 '1' 이상이면, 인터페이스 로직부(30)는 읽기 신호를 출력 FIFO(20)에 출력하여 (53+N) 옥텟을 장치 b(3)로 전달하고, 출력 FIFO 계수기 값을 감소 시킨다.
다음은 장치 b(3)에서 장치 a(1)로의 전송과정을 살펴보면, 인터페이스 로직부(30)는 장치 b(3))로 부터 셀 시작 및 유효 신호가 입력되면 읽기 신호를 장치 b(3)에 출력하여 (53+N) 옥텟을 읽어 입력 FIFO(40)에 쓰기 신호를 출력하여 셀 데이타를 저장한 후, 입력 FIFO 셀 계수기 값을 증가 시킨다.
인터페이스 로직부(30)는 입력 FIFO 셀 계수기의 값이 '1' 이상이면, 셀 유효 신호를 장치 a(1)로 출력한다. 장치 a(1)가 셀 읽기 신홀르 출력하면 인터페이스 로직부(30)는 입력 FIFO(40)에 읽기 신호를 출력하여 (4+N) 옥텟을 제2 헤더 처리기(50)에 입력 시키고, 제2 헤더 처리기(50)는 입력된 (4+N) 옥텟의 헤더로 부터 부가 헤더를 분리하여 4 옥텟의 헤더로 변환한다.
인터페이스 로직부(30)는 제2 헤더 처리기(50)의 변환된 헤더를 장치 a(1)로 출력한 후, 입력 FIFO(40)에 읽기 신호를 출력하여 나머지 49 옥텟을 장치 a(1)로 출력한 후, 입력 FIFO 계수기 값을 감소 시킨다.
제3도는 본 발명의 일실시예에 따른 인터페이스 로직부(30)의 구성도를 나타낸다.
인터페이스 로직부(30)는 장치 a, b와의 송수신시 타이밍 신호를 출력하는 타이밍 관리부(31), 상기 타이밍 관리부(31)의 타이밍 신호를 입력받아 전송할 셀의 갯수를 계수하는 셀 계수기(32), 장치 a(1)와의 정합 기능을 수행하여 상기 타이밍 관리부(31)의 제어를 받아 데이타의 송수신을 위한 읽기/쓰기 신호를 출력하는 제1 인터페이스부(33), 장치 b(3)와의 정합 기능을 수행하여 상기 타이밍 관리부(31)의 제어를 받아 데이타의 송수신을 위한 읽기/쓰기 신호를 출력하는 제2 인터페이스부(34), 인터페이스 로직부(30)의 가변 사항을 소프트웨어로 제어가능하도록 하고, 상태를 모니터링 할 수 있도록 CPU와의 정합 기능을 수행하고, 긴급한 이상 동작시에 CPU에 인터럽트를 출력하는 CPU 인터페이스부(36), 및 상기 CPU 인터페이스부(36)와 연결되어 명령, 상태 신호를 입출력하는 레지스터(35)로 구성된다.
타이밍 관리부(31)는 장치 a(1) 또는 장치 b(3)가 셀 전달 동작을 할 때, 각 경우에 맞는 타이밍 조정을 위한 로직이 구성되어 장치 a(1)에서 제1 헤더 처리기(10)를 거쳐 출력 FIFO(20)로 셀을 전달하라 때, 출력 FIFO(20)에서 장치 b(3)로 셀을 전달할 때, 장치 b(3)에서 입력 FIFO(40)로 셀을 전달할 ㄸ, 그리고 입력 FIFO(40)에서 장치 a(1)로 셀을 전달할 때 타이밍 신호를 생성하여 제1 인터페이스부(33)는 장치 a(1)에서 셀 시작 및 유효 신호가 입력되면, 상기 타이밍 관리부(31)의 타이밍 신호에 의해 읽기 신호를 출력하여 셀을 제1 헤더 처리기(10)에 출력하고, 타이밍 관리부(31)의 타이밍 신호에 의해 읽기 신호와 쓰기 신호를 출력하여 변환된 셀 헤더를 읽어 출력 FIFO(20)에 저장한다.
또한 장치 a(1)로 전송할 셀이 있으면 타이밍 관리부(31)의 타이밍 신호에 의해 셀 유효 신호를 장치 a(1)로 출력하여 셀 읽기 신호가 입력되면 입력 FIFO(40)에 읽기 신호를 출력하여 제2 헤더 처리기(50)에 출력하고, 다시 타이밍 관리부(31)의 타이밍 신호에 의해 읽기 신호를 출력하여 변환된 헤더와 입력 FIFO(40)에 저장된 셀 데이타를 출력시킨다.
반대로, 제2 인터페이스부(34)는 타이밍 관리부(31)의 타이밍 신호에 의해 출력 FIFO(20)에 읽기 신호를 출력하여 장치 b(3)로 출력하고, 타이미이 관리부(31)의 타이밍 신호에 의해 입력 FIFO940)에 쓰기 신호를 출력하여 장치 b(3)로 부터 입력되는 셀을 저장한다.
셀 계수기(31)는 타이밍 관리부(31)의 타이밍 신호에 의해 입출력 FIFO(20, 40)의 셀 수를 계수하여, 항상 셀의 수를 제1, 제2 인터페이스부(33, 34)로 출력하여 셀이 지체없이 전달되도록 하고, 만일 입출력 FIFO(20, 40)의 셀이 임계치 이상이 되면, 이 상황을 장치 b(3)또는 장치 a(1)로 알린다.
CPU 인터페이스부(36)는 인터페이스 로직부(30)의 가변사항을 소프트웨어로 제어 가능하도록 하고, 상태를 모니터링하는 창구 역할을 하며, 긴급한 이상 동작시에 인터럽트를 이용하여 CPU를 알리는 작용을 한다. 이 작용은 명령/상태 레지스터로 이루어지는 레지스터(35)를 통하여 이루어진다.
제4도는 본 발명의 일실시예에 따른 장치 a(1)에서 본 발명인 인터페이스 장치(2)로 셀 전달시 동작 흐름도를 나타낸다.
장치 a(1)에서 전달할 셀이 있음을 알리는 셀 시작 및 유효 신호가 입ㄹ되면(100), 우선 셀 헤더중 4 옥텟을 장치 a(1)로 부터 읽어(110) 제1 헤더 처리기(10)를 통해 헤더 변환을 수행하고(120), 헤더 변환된 (4+N) 옥텟 헤더를 출력 FIFO(20)에 저장한다(130).
그리고, 나머지 49 옥텟을 장치 a(1)로 부터 읽어 출력 FIFO(20)에 저장하고(140), 출력 FIFO의 셀 계수기 값을 '1' 증가시킨다(150).
제5도는 본 발명의 일실시예에 따른 인터페이스 장치(2)에서 장치 b(3)로 셀 전달시 동작 흐름도를 나타낸다.
출력 FIFO(20) 내에 하나 이상의 셀이 존재하면, 즉, 출력 FIFO의 계수기 값이 '1' 이상이면(160), 출력 FIFO(20)에 저장된 (53+N) 옥텟을 읽어 장치 b(3)로 출력하고(170), 출력 FIFO의 셀 계수기 값을 '1' 감소 시킨다(180).
제6도는 본 발명의 일실시예에 따른 장치 b(3)에서 인터페이스 장치 (2)로의 셀 전달시 동작 흐름도를 나타낸다.
장치 b(3)로 부터 셀 시작 및 유효 신호가 입력되면(190), (53+N) 옥텟을 읽어 입력 FIFO(40)에 저장하고(200), 입력 FIFO의 셀 계수기 값을 '1' 증가 시킨다(210).
제7도는 본 발명의 일실시예에 따른 인터페이스 장치(2)에서 장치 a(1)로 셀 전달시 동작 흐름도를 나타낸다.
입력 FIFO(40)내의 셀 수가 하나 이상이면, 즉, 입력 FIFO의 셀 계수기 값이 '1'이상이면(220), 셀 유효 신호를 장치 a(1)로 전달한다(230). 장치 a(1)로 부터 셀 읽기 신호가 입력되면(240) 입력 FIFO(40)에서 (4+N) 옥텟을 읽어(250) 제2 헤더 처리기(50)를 통해 4 옥텟의 헤더로 변환하여(260) 변호나된 헤더를 읽어 장치 a(1)로 출력한다(270). 그리고, 입력 FIFO(40)에서 나머지 49 옥텟을 읽어 장치 a(1)로 출력하고(280), 입력 FIFO의 셀 계수기 값을 '1' 감소 시킨다(290).
상기와 같이 구성되어 동작하는 본 발명은 53 옥텟 셀 인터페이스를 가지는 장치와 부가 헤더를 갖는 (53 + N)의 옥텟 셀 인터페이스를 가지는 장치간의 인터페이스를 수행하고, 또한, CPU 인터페이스를 통하여 인터페이스 유니트에 있는 FIFO 내의 셀 수와 셀의 상태를 모니터링할 수 있어 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 정합이 가능한 효과가 있다.

Claims (3)

  1. 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 ATM 셀의 헤더 5 옥텟 중 4 옥텟을 입력받아 VPI/VCI 변환과 부가헤더를 추가하여 (4+N) 옥텟을 출력하는 제1 헤더 처리 수단(10); 상기 제1 헤더 처리 수단(10)의 출력을 쓰기 신호를 입력받아 버퍼링하고, 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 49 옥텟의 데이타를 쓰기 신호에 의해 버퍼링하여 읽기 신호에 의해 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)로 출력하는 출력 FIFO 수단(20); 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)로 부터 입력된 데이타를 쓰기 신호에 의해 저장하여 읽기 신호에 의해 출력하는 입력 FIFO 수단(40); 상기 입력 FIFO 수단(40)의 출력 헤더(4+N) 옥텟을 입력받아 4 옥텟의 헤더로 변환하여 53 옥텟을 가지는 ATM 계층 장치(1)로 출력하는 제2 헤더 처리 수단(50); 초기화 및 셀 전달 상태의 모니터링을 위한 CPU와의 정합 기능을 수행하는 CPU 인터페이스 수단(60); 및 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 셀 시작 및 유효신호를 입력받아 헤더를 변환하여 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)로 전송하기 위해 읽기 신호와 쓰기 신호를 53 옥텟을 가지는 ATM 계층 장치(1)와 상기 제1 헤더 처리 수단(1), 출력 FIFO 수단(20)에 출력하고, 상기 입력 FIFO 수단(40)에 저장된 데이타를 53 옥텟을 가지는 ATM 계층 장치(1)로 헤더를 변환하여 출력하기 위한 읽기/쓰기 신호를 상기 입력 FIFO 수단(40)과 제2 헤더 처리 수단(50)에 출력하고, 상기 입출력 FIFO 수단(20, 40)의 셀 갯수를 계수하고, 상기 CPU 인터페이스 수단(60)에 셀 전달 상태를 출력하는 인터페이스 로직 수단(30)을 구비한 것을 특징으로 하는 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 인터페이스 장치.
  2. 제1항에 있어서, 상기 인터페이스 로직 수단(30)은, 53 옥텟을 가지는 ATM 계층 장치 (1)와 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)간의 송수신시 타이밍 신호를 생성하여 출력하는 타이밍 관리 수단(31); 상기 타이밍 관리 수단(31)의 타이밍 신호를 입력받아 전송할 셀의 갯수는 계수하는 셀 계수 수단(32); 53 옥텟을 가지는 ATM 계층 장치(1)와의 정합 기능을 수행하여 상기 타이밍 관리 수단(31)의 제어를 받아 데이타의 송수신을 위한 읽기/쓰기 신호를 출력하는 제1 인터페이스 수단(33); 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)와의 정합 기능을 수행하여 상기 타이밍 관리 수단(31)의 제어를 받아 데이타의 송수신을 위한 읽기/쓰기 신호를 출력하는 제2 인터페이스 수단(34); 인터페이스 로직 수단(30)의 가변 사항을 소프트웨어로 제어 가능하도록 하고, 상태를 모니터링할 수 있도록 CPU와의 정합 기능을 수행하고, 긴급한 이상 동작시에 CPU에 인터럽트를 출력하는 CPU 인터페이스 수단(36); 및 상기 CPU 인터페이스 수단(36)과 연결되어 명령, 상태 신호를 입출력하는 레지스터 수단(35)을 구비한 것을 특징으로 하는 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 인터페이스 장치.
  3. 53 옥텟 셀을 가지는 ATM 계층 장치(1)와 53 옥텟 셀에 N 옥텟의 부가 헤더를 가지는 ATM 계층 장치(3)간의 정합을 위한 인터페이스 장치에 적용되는 ATM 계층 장치와 부가 헤더를 가지는 ATM 계층 장치간의 인터페이스 방법에 있어서, 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 전달할 셀이 있음을 알리는 셀 시작 및 유효 신호가 입려되면, 셀 헤더중 4 옥텟을 읽어 제1 헤더 처리 수단(10)을 통해 헤더 변환을 수행하고, 헤더 변환된 (4+N) 옥텟 헤더를 출력 FIFO 수단(20)에 저장한 후, 나머지 49 옥텟을 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 읽어 출력 FIFO 수단(20)에 저장하고, 출력 FIFO의 셀 계수기 값을 증가 시키는 제 1 단계(100 내지 150); 출력 FIFO 수단(20)에 전송할 셀이 존재하면, 저장된 (53 +N) 옥텟을 읽어 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)로 출력하고, 출력 FIFO의 셀 계수기 값을 감소 시키는 제 2 단계(160 내지 180); 53 옥텟 + 부가헤더를 가지는 ATM 계층 장치(3)로 부터 셀 시작 및 유효 신호가 입력되면, (53+N) 옥텟을 읽어 입력 FIFO 수단(40)에 저장하고, 입력 FIFO의 셀 계수기 값을 증가 시키는 제 3 단계(190 내지 210); 및 입력 FIFO 수단(40)에 전송할 셀이 존재하면, 셀 유효 신호를 53 옥텟을 가지는 ATM 계층 장치(1)로 전달하고, 53 옥텟을 가지는 ATM 계층 장치(1)로 부터 셀 읽기 신호가 입력되면, 입력 FIFO 수단(40)에서 (4+N) 옥텟을 읽어 제2 헤더 처리 수단(50)를 통해 4 옥텟의 헤더로 변환하여 변환된 헤더를 읽어 53 옥텟을 가지는 ATM 계층 장치(1)로 출력하고, 입력 FIFO 수단(40)에서 나머지 49 옥텟을 읽어 출력한 후, 입력 FIFO의 셀 계수기 값을 감소 시키는 제 4 단계(220 내지 290)를 포함하는 것을 특징으로 하는 ATM 계층 장치와 부가헤더를 가지는 ATM 계층 장치간의 인터페이스 방법.
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