JP2790175B2 - 速度整合方式 - Google Patents
速度整合方式Info
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- JP2790175B2 JP2790175B2 JP8165916A JP16591696A JP2790175B2 JP 2790175 B2 JP2790175 B2 JP 2790175B2 JP 8165916 A JP8165916 A JP 8165916A JP 16591696 A JP16591696 A JP 16591696A JP 2790175 B2 JP2790175 B2 JP 2790175B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＩＳＤＮ（Integr
ated Servises Digital Network)サービスのためのプロ
トコルに規定されるチャネルタイプＢのチャネル速度６
４ｋｂｐｓに速度整合（ＲＡ：Rate Adaptation)する速
度整合方式に関し、特にユーザ速度２８．８ｋｂｐｓの
データをＩＳＤＮに接続してデータ速度３２ｋｂｐｓに
速度整合できる速度整合方式に関する。
ated Servises Digital Network)サービスのためのプロ
トコルに規定されるチャネルタイプＢのチャネル速度６
４ｋｂｐｓに速度整合（ＲＡ：Rate Adaptation)する速
度整合方式に関し、特にユーザ速度２８．８ｋｂｐｓの
データをＩＳＤＮに接続してデータ速度３２ｋｂｐｓに
速度整合できる速度整合方式に関する。
【０００２】
【従来の技術】従来、この種の速度整合方式では、ＩＴ
Ｕ−Ｔ勧告Ｖ．１１０の「Ｖシリーズインタフェースを
有するデータ端末装置のＩＳＤＮへの収容」に示される
速度整合則に従っている。
Ｕ−Ｔ勧告Ｖ．１１０の「Ｖシリーズインタフェースを
有するデータ端末装置のＩＳＤＮへの収容」に示される
速度整合則に従っている。
【０００３】また、既存の汎用データ通信用Ｘインタフ
ェース、モデム用ＶインタフェースをＩＳＤＮ網に収容
して既存のデジタル端末装置と高速デジタル通信網ＩＳ
ＤＮとの接続を可能とする技術が、例えば、特開平４−
３６０４４２号公報に記載されている。この装置では、
既存の汎用データ通信用Ｘインタフェース、モデム用Ｖ
インタフェースをＩＳＤＮ網に収容する際、ＩＴＵ−Ｔ
勧告Ｖ．１１０の速度整合則に準拠し、中間速度を６４
ｋｂｐｓに整合させている。
ェース、モデム用ＶインタフェースをＩＳＤＮ網に収容
して既存のデジタル端末装置と高速デジタル通信網ＩＳ
ＤＮとの接続を可能とする技術が、例えば、特開平４−
３６０４４２号公報に記載されている。この装置では、
既存の汎用データ通信用Ｘインタフェース、モデム用Ｖ
インタフェースをＩＳＤＮ網に収容する際、ＩＴＵ−Ｔ
勧告Ｖ．１１０の速度整合則に準拠し、中間速度を６４
ｋｂｐｓに整合させている。
【０００４】次に、図８から図１３までを参照してＩＴ
Ｕ−Ｔ勧告Ｖ．１１０の速度整合則について説明する。
Ｕ−Ｔ勧告Ｖ．１１０の速度整合則について説明する。
【０００５】図８（Ａ）に示されるように、デジタル端
末装置は、ＩＳＤＮの速度６４ｋｂｐｓのＢチャネルに
ＲＡ０機能部１００、ＲＡ１機能部２００、およびＲＡ
２機能部３００を介して接続される。
末装置は、ＩＳＤＮの速度６４ｋｂｐｓのＢチャネルに
ＲＡ０機能部１００、ＲＡ１機能部２００、およびＲＡ
２機能部３００を介して接続される。
【０００６】ＲＡ０機能部１００は、図８（Ｂ）に示さ
れるように、非同期（調歩同期）端末のデータ（データ
速度５０〜１９．２ｋｂｐｓ）を、“２ｎ×６００ｂｐ
ｓ（ｎ＝０，〜，５）”の速度の同期データに変換して
ＲＡ１機能部２００へ送出する一方、ＲＡ１機能部２０
０からの同期データを非同期（調歩同期）端末のデータ
速度に変換して送出する。
れるように、非同期（調歩同期）端末のデータ（データ
速度５０〜１９．２ｋｂｐｓ）を、“２ｎ×６００ｂｐ
ｓ（ｎ＝０，〜，５）”の速度の同期データに変換して
ＲＡ１機能部２００へ送出する一方、ＲＡ１機能部２０
０からの同期データを非同期（調歩同期）端末のデータ
速度に変換して送出する。
【０００７】ＲＡ１機能部２００は、図８（Ｃ）に示さ
れるように、ＲＡ０機能部１００で変換された同期デー
タおよび同期端末から直接受ける同期データを“２ｋ×
８ｋｂｐｓ（ｋ＝０，１，２）”の中間速度へ上記勧告
に示される整合フレームにより速度変換してＲＡ２機能
部３００へ出力する一方、ＲＡ２機能部３００から受け
たデータを上記変換に対して逆変換してＲＡ０機能部１
００へ出力する。
れるように、ＲＡ０機能部１００で変換された同期デー
タおよび同期端末から直接受ける同期データを“２ｋ×
８ｋｂｐｓ（ｋ＝０，１，２）”の中間速度へ上記勧告
に示される整合フレームにより速度変換してＲＡ２機能
部３００へ出力する一方、ＲＡ２機能部３００から受け
たデータを上記変換に対して逆変換してＲＡ０機能部１
００へ出力する。
【０００８】上記整合フレームの例が図９に示されてい
る。すなわち、速度６４ｋｂｐｓを８ビット毎のフレー
ムに構成した１０フレームが一つの整合フレームに形成
される。従って、８ビットの１０フレーム（８０ビッ
ト）に中間速度８ｋＨｚの逆数を掛けた１０ｍｓの間
に、この整合フレームでは、１０フレームの最初のフレ
ームの８ビットは全て符号“０”、残りの各フレームの
最上位のビットは全て符号“１”また最下位のビットは
ＳビットおよびＸビット、第５フレームの残り位置には
同期速度情報Ｅビット、かつ、残る８フレームの中央６
ビット、合計４８ビットの位置にデータビットが割り当
てられている。
る。すなわち、速度６４ｋｂｐｓを８ビット毎のフレー
ムに構成した１０フレームが一つの整合フレームに形成
される。従って、８ビットの１０フレーム（８０ビッ
ト）に中間速度８ｋＨｚの逆数を掛けた１０ｍｓの間
に、この整合フレームでは、１０フレームの最初のフレ
ームの８ビットは全て符号“０”、残りの各フレームの
最上位のビットは全て符号“１”また最下位のビットは
ＳビットおよびＸビット、第５フレームの残り位置には
同期速度情報Ｅビット、かつ、残る８フレームの中央６
ビット、合計４８ビットの位置にデータビットが割り当
てられている。
【０００９】一方、図９に示されるように速度２４００
ｂｐｓの場合、８ビットの１０フレーム（８０ビット）
を中間速度８ｋｂｐｓで送る時間は１０ｍｓ（８０／８
ｋ）であり、２４００ｂｐｓは１０ｍｓで２４ビット
（２、４ｋ×１０ｍ）のデータが伝送される。従って、
上記４８ビットに対して、同一のデータビットが２つず
つ、Ｄ１，Ｄ１，Ｄ２，Ｄ２，〜と配置される。また、
図示されていないが、１２００ｂｐｓでは４つずつ、更
に６００ｂｐｓでは８つずつの同一のデータビットが配
置されることにより整合フレームが構成されている。
ｂｐｓの場合、８ビットの１０フレーム（８０ビット）
を中間速度８ｋｂｐｓで送る時間は１０ｍｓ（８０／８
ｋ）であり、２４００ｂｐｓは１０ｍｓで２４ビット
（２、４ｋ×１０ｍ）のデータが伝送される。従って、
上記４８ビットに対して、同一のデータビットが２つず
つ、Ｄ１，Ｄ１，Ｄ２，Ｄ２，〜と配置される。また、
図示されていないが、１２００ｂｐｓでは４つずつ、更
に６００ｂｐｓでは８つずつの同一のデータビットが配
置されることにより整合フレームが構成されている。
【００１０】図１０の例では、上記ビット配置の合計４
８ビットの位置に対してはデータビット３６が割り当て
られ、残りの空き位置にはＦビットが補充されている。
８ビットの位置に対してはデータビット３６が割り当て
られ、残りの空き位置にはＦビットが補充されている。
【００１１】次に、ＲＡ２機能部３００は、ＲＡ１機能
部２００で中間速度“２ｋ×８ｋｂｐｓ（ｋ＝０，１，
２）”に変換されたデータをＢチャネルの速度６４ｋｂ
ｐｓのオクテット上に、すなわち、図１１に示されるよ
うに、各フレームの所定のビット位置に、整合フレーム
の“２ｋ”ビットずつを伝送する。一方、ＲＡ２機能部
３００は、Ｂチャネルの速度６４ｋｂｐｓで受けたデー
タを所定の中間速度に変換してＲＡ１機能部２００へ送
出する。
部２００で中間速度“２ｋ×８ｋｂｐｓ（ｋ＝０，１，
２）”に変換されたデータをＢチャネルの速度６４ｋｂ
ｐｓのオクテット上に、すなわち、図１１に示されるよ
うに、各フレームの所定のビット位置に、整合フレーム
の“２ｋ”ビットずつを伝送する。一方、ＲＡ２機能部
３００は、Ｂチャネルの速度６４ｋｂｐｓで受けたデー
タを所定の中間速度に変換してＲＡ１機能部２００へ送
出する。
【００１２】すなわち図１１に示されるように、図９に
示された２４００ｂｐｓの例では、中間速度８ｋｂｐｓ
に対応して図示された整合フレームの８０ビットが１ビ
ットずつ速度６４ｋｂｐｓＢチャネルのオクテット上に
乗せ替えられ、図１０に示された１４．４ｋｂｐｓの例
では、中間速度３２ｋｂｐｓに対応して図示された整合
フレームの８０ビットが４ビットずつ速度６４ｋｂｐｓ
Ｂチャネルのオクテット上に乗せ替えられる。
示された２４００ｂｐｓの例では、中間速度８ｋｂｐｓ
に対応して図示された整合フレームの８０ビットが１ビ
ットずつ速度６４ｋｂｐｓＢチャネルのオクテット上に
乗せ替えられ、図１０に示された１４．４ｋｂｐｓの例
では、中間速度３２ｋｂｐｓに対応して図示された整合
フレームの８０ビットが４ビットずつ速度６４ｋｂｐｓ
Ｂチャネルのオクテット上に乗せ替えられる。
【００１３】また、ＲＡ２機能部３００は、ＲＡ1 機能
部２００により変換される入力速度１９．２ｋｂｐｓを
超える速度の同期データの場合、例えば、勧告Ｘ．Ｉの
サービスユーザクラスである４８ｋｂｐｓの場合、ＲＡ
1 機能部２００を介さず、直接ユーザデータを受け、上
記図１２に示すように各オクテットの中央部６ビットを
データビットに配置することにより速度整合を行なう。
また、同様に、５６ｋｂｐｓのデータの場合は、各オク
テットの最上位の７ビットをデータビットに配置するこ
とにより速度整合を行ない、図１３に示されるように、
整合フレームの８ビットずつを速度６４ｋｂｐｓＢチャ
ネルのオクテット上に構成する。
部２００により変換される入力速度１９．２ｋｂｐｓを
超える速度の同期データの場合、例えば、勧告Ｘ．Ｉの
サービスユーザクラスである４８ｋｂｐｓの場合、ＲＡ
1 機能部２００を介さず、直接ユーザデータを受け、上
記図１２に示すように各オクテットの中央部６ビットを
データビットに配置することにより速度整合を行なう。
また、同様に、５６ｋｂｐｓのデータの場合は、各オク
テットの最上位の７ビットをデータビットに配置するこ
とにより速度整合を行ない、図１３に示されるように、
整合フレームの８ビットずつを速度６４ｋｂｐｓＢチャ
ネルのオクテット上に構成する。
【００１４】また、ＲＡ２機能部３００は、機能を拡大
して、整合フレームの規定がない、１９．２ｋｂｐｓを
超える速度の同期データを受ける場合、例えば、４８ｋ
ｂｐｓ以下の速度であれば、適切な空きビット位置を予
め設定してＦビットを補充することにより４８ｋｂｐｓ
の整合フレームを流用し速度６４ｋｂｐｓＢチャネルの
オクテット上に直接構成することができる。
して、整合フレームの規定がない、１９．２ｋｂｐｓを
超える速度の同期データを受ける場合、例えば、４８ｋ
ｂｐｓ以下の速度であれば、適切な空きビット位置を予
め設定してＦビットを補充することにより４８ｋｂｐｓ
の整合フレームを流用し速度６４ｋｂｐｓＢチャネルの
オクテット上に直接構成することができる。
【００１５】
【発明が解決しようとする課題】上述した従来の速度整
合方式の問題点は、ＩＴＵ−Ｔ勧告Ｖ．３４のモデムイ
ンタフェースで規定されている非同期（調歩同期）デー
タのユーザ速度２８．８ｋｂｐｓを６４ｋｂｐｓのＢチ
ャネルに構成する整合フレームの規定がなく速度整合が
できないことであり、また同期データとした場合でも、
適切に所定の空きビット位置を設定して６４ｋｂｐｓへ
直接速度整合することはできるが、２８．８ｋｂｐｓは
６４ｋｂｐｓに速度整合されるため多重通信システムを
志向する現在では、多重効率が悪いということである。
合方式の問題点は、ＩＴＵ−Ｔ勧告Ｖ．３４のモデムイ
ンタフェースで規定されている非同期（調歩同期）デー
タのユーザ速度２８．８ｋｂｐｓを６４ｋｂｐｓのＢチ
ャネルに構成する整合フレームの規定がなく速度整合が
できないことであり、また同期データとした場合でも、
適切に所定の空きビット位置を設定して６４ｋｂｐｓへ
直接速度整合することはできるが、２８．８ｋｂｐｓは
６４ｋｂｐｓに速度整合されるため多重通信システムを
志向する現在では、多重効率が悪いということである。
【００１６】特に、簡易型デジタル携帯電話（ＰＨＳ）
のような３２ｋｂｐｓを通信チャネルの１単位とする網
においては２倍のチャネルを使用するか、または通信で
きない事態を生じる恐れがある。
のような３２ｋｂｐｓを通信チャネルの１単位とする網
においては２倍のチャネルを使用するか、または通信で
きない事態を生じる恐れがある。
【００１７】この理由は、ＩＴＵ−Ｔ勧告Ｖ．１１０の
速度整合則に準拠し、ＲＡ1 機能部が、８〜３２ｋｂｐ
ｓの中間速度に変換する入力速度が１９．２ｋｂｐｓま
でであり、入力速度がこの速度を超える場合には、速度
６４ｋｂｐｓのＢチャネルに構成されているからであ
る。
速度整合則に準拠し、ＲＡ1 機能部が、８〜３２ｋｂｐ
ｓの中間速度に変換する入力速度が１９．２ｋｂｐｓま
でであり、入力速度がこの速度を超える場合には、速度
６４ｋｂｐｓのＢチャネルに構成されているからであ
る。
【００１８】本発明の課題は、ＩＴＵ−Ｔ勧告Ｖ．３４
のモデムインタフェースに規定されるユーザ速度２８．
８ｋｂｐｓが適用されるデジタル端末装置を、高速デジ
タル通信網ＩＳＤＮに収容し３２ｋｂｐｓのデータ速度
に整合することによって、多重通信システムにおける多
重効率を向上させ、かつ簡易型デジタル携帯電話無線網
で正常に通信することができる速度整合方式を提供する
ことである。
のモデムインタフェースに規定されるユーザ速度２８．
８ｋｂｐｓが適用されるデジタル端末装置を、高速デジ
タル通信網ＩＳＤＮに収容し３２ｋｂｐｓのデータ速度
に整合することによって、多重通信システムにおける多
重効率を向上させ、かつ簡易型デジタル携帯電話無線網
で正常に通信することができる速度整合方式を提供する
ことである。
【００１９】
【課題を解決するための手段】本発明による速度整合方
式は、ＩＳＤＮサービスのためのプロトコルに規定され
るチャネルタイプＢのチャネル速度６４ｋｂｐｓに速度
整合する速度整合方式において、ユーザ速度２８．８ｋ
ｂｐｓのデータを８ｋＨｚ（１２５μｓ毎）のフレーム
に４ビットを割り当て、２０フレーム合計８０ビットの
内、データ７２ビットに制御信号１ビットを加え、残り
の７ビット以内のビット数で同期パターンを形成してマ
ルチフレームを構成する速度変換手段を備えている。
式は、ＩＳＤＮサービスのためのプロトコルに規定され
るチャネルタイプＢのチャネル速度６４ｋｂｐｓに速度
整合する速度整合方式において、ユーザ速度２８．８ｋ
ｂｐｓのデータを８ｋＨｚ（１２５μｓ毎）のフレーム
に４ビットを割り当て、２０フレーム合計８０ビットの
内、データ７２ビットに制御信号１ビットを加え、残り
の７ビット以内のビット数で同期パターンを形成してマ
ルチフレームを構成する速度変換手段を備えている。
【００２０】この構成では、各フレーム（８ビット）の
１／２の４ビットに、データが割り当てられると共に制
御ビットおよび同期パターンビットも設定されているの
で、高速デジタル通信網ＩＳＤＮに収容し３２ｋｂｐｓ
のデータ速度に整合することができると共に多重化を実
現することができる。
１／２の４ビットに、データが割り当てられると共に制
御ビットおよび同期パターンビットも設定されているの
で、高速デジタル通信網ＩＳＤＮに収容し３２ｋｂｐｓ
のデータ速度に整合することができると共に多重化を実
現することができる。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２２】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１（Ａ）に示された速度整合方式で
は、デジタル端末装置が、ＲＡ０機能手段１、速度変換
手段２、およびＳインタフェース３を介しＩＳＤＮ網に
接続しているものとし、また速度変換手段２にはフレー
ム構成表４を有するものとする。
ロック図である。図１（Ａ）に示された速度整合方式で
は、デジタル端末装置が、ＲＡ０機能手段１、速度変換
手段２、およびＳインタフェース３を介しＩＳＤＮ網に
接続しているものとし、また速度変換手段２にはフレー
ム構成表４を有するものとする。
【００２３】従来と相違する点は、ＲＡ０機能手段１
が、デジタル端末装置との間で非同期（調歩同期）のユ
ーザ速度２８．８ｋｂｐｓを有するデータを授受し、速
度変換手段２がフレーム構成表４により速度整合フレー
ムを形成または識別していることである。
が、デジタル端末装置との間で非同期（調歩同期）のユ
ーザ速度２８．８ｋｂｐｓを有するデータを授受し、速
度変換手段２がフレーム構成表４により速度整合フレー
ムを形成または識別していることである。
【００２４】ＲＡ０機能手段１は、デジタル端末装置か
ら非同期（調歩同期）のユーザ速度２８．８ｋｂｐｓを
有するデータを受けた場合に非同期／同期の変換を行な
い、データを同一速度による同期速度２８．８ｋｂｐｓ
のデータに速度変換し、速度変換手段２に出力すると共
に、同期のユーザ速度２８．８ｋｂｐｓを有するデータ
を受けた場合にはそのまま通過させるものとする。
ら非同期（調歩同期）のユーザ速度２８．８ｋｂｐｓを
有するデータを受けた場合に非同期／同期の変換を行な
い、データを同一速度による同期速度２８．８ｋｂｐｓ
のデータに速度変換し、速度変換手段２に出力すると共
に、同期のユーザ速度２８．８ｋｂｐｓを有するデータ
を受けた場合にはそのまま通過させるものとする。
【００２５】また、ＲＡ０機能手段１は、速度変換手段
２から受けた同期速度２８．８ｋｂｐｓのデータを、非
同期（調歩同期）のユーザ速度２８．８ｋｂｐｓによる
デジタル端末装置へは速度変換して送り、同期のユーザ
速度２８．８ｋｂｐｓによるデジタル端末装置へは通過
させるものとする。
２から受けた同期速度２８．８ｋｂｐｓのデータを、非
同期（調歩同期）のユーザ速度２８．８ｋｂｐｓによる
デジタル端末装置へは速度変換して送り、同期のユーザ
速度２８．８ｋｂｐｓによるデジタル端末装置へは通過
させるものとする。
【００２６】ＲＡ０機能手段１による変換の主要手順は
従来のものととほぼ同一であるので説明を省略する。
従来のものととほぼ同一であるので説明を省略する。
【００２７】速度変換手段２は、ＲＡ０機能手段１との
間で入出力する同期速度２８．８ｋｂｐｓのデータＤ１
〜Ｄ７２と、デジタル端末装置との間で入出力する制御
信号ＳＢ（ＲＳ：送信要求／ＣＤ：キャリア検出）と
を、図１（Ｂ）に示されるフレーム構成表４により６４
ｋｂｐｓＢチャネルの２０フレームの各フレームの４ビ
ットによりフレーム構成し構成されるマルチフレーム上
に乗せ替えることにより速度変換してＳインタフェース
手段３へ出力するものとする。一方、速度変換手段２
は、上記機能と逆の動作機能を持ち、Ｓインタフェース
手段３からの入力をＲＡ０機能手段１へ出力するものと
する。
間で入出力する同期速度２８．８ｋｂｐｓのデータＤ１
〜Ｄ７２と、デジタル端末装置との間で入出力する制御
信号ＳＢ（ＲＳ：送信要求／ＣＤ：キャリア検出）と
を、図１（Ｂ）に示されるフレーム構成表４により６４
ｋｂｐｓＢチャネルの２０フレームの各フレームの４ビ
ットによりフレーム構成し構成されるマルチフレーム上
に乗せ替えることにより速度変換してＳインタフェース
手段３へ出力するものとする。一方、速度変換手段２
は、上記機能と逆の動作機能を持ち、Ｓインタフェース
手段３からの入力をＲＡ０機能手段１へ出力するものと
する。
【００２８】Ｓインタフェース手段３は、ＩＳＤＮのプ
ロトコルによるＳインタフェースの制御を実行し、ま
た、速度変換手段２と入出力するマルチフレーム化され
たデータおよび制御信号を、ＩＳＤＮ網と入出力するも
のとする。なお、Ｓインタフェース手段３はＩＳＤＮプ
ロトコルに基づいた従来技術により構成されているので
詳細な説明を省略する。
ロトコルによるＳインタフェースの制御を実行し、ま
た、速度変換手段２と入出力するマルチフレーム化され
たデータおよび制御信号を、ＩＳＤＮ網と入出力するも
のとする。なお、Ｓインタフェース手段３はＩＳＤＮプ
ロトコルに基づいた従来技術により構成されているので
詳細な説明を省略する。
【００２９】次に、図１に示されるフレーム構成表４に
ついて説明する。
ついて説明する。
【００３０】図示されるフレーム構成表４は、周期８ｋ
Ｈｚ（１２５μｓ）で２０フレームのマルチフレームを
構成しており、マルチフレームは周期２．５ｍｓ（１２
５μｓ×２０）となる。従って、２０フレームで伝送す
るデータビット数は７２ビット（２８．８ｋｂｐｓ×
２．５ｍｓ）であり、データビットＤ１〜Ｄ７２により
表わされる。
Ｈｚ（１２５μｓ）で２０フレームのマルチフレームを
構成しており、マルチフレームは周期２．５ｍｓ（１２
５μｓ×２０）となる。従って、２０フレームで伝送す
るデータビット数は７２ビット（２８．８ｋｂｐｓ×
２．５ｍｓ）であり、データビットＤ１〜Ｄ７２により
表わされる。
【００３１】制御信号ＲＳ／ＣＤは、ＳＢビットにより
表わされ、フレーム番号１１の最上位に位置するものと
する。また、フレーム番号０１、０２、０６、０７、０
８、０９、１６それぞれのフレームの最上位ビットの７
ビット“００１１１００”はマルチフレームにおける同
期パターンビットであるものとする。この同期パターン
ビットは一例であり、符号“１１０００１１”でもよい
ことは勿論である。同様に、同期パターンビットおよび
ＳＢビットそれぞれのビット収容位置も上記説明に限定
されるものではない。
表わされ、フレーム番号１１の最上位に位置するものと
する。また、フレーム番号０１、０２、０６、０７、０
８、０９、１６それぞれのフレームの最上位ビットの７
ビット“００１１１００”はマルチフレームにおける同
期パターンビットであるものとする。この同期パターン
ビットは一例であり、符号“１１０００１１”でもよい
ことは勿論である。同様に、同期パターンビットおよび
ＳＢビットそれぞれのビット収容位置も上記説明に限定
されるものではない。
【００３２】次に、図１を参照してデジタル端末装置か
らＩＳＤＮ網へのデータの速度変換動作について説明す
る。
らＩＳＤＮ網へのデータの速度変換動作について説明す
る。
【００３３】まず、ＲＡ０機能手段１は、デジタル端末
装置から受信した２８．８ｋｂｐｓの調歩同期のデータ
からスタートビットを検出した際、スタートビットを含
む予め設定されたビット数分のデータを取り込み、後位
の速度変換手段２から受ける２８．８ｋＨｚの同期クロ
ックに乗せ替えて出力する。また、データがない時間で
は、ＲＡ０機能手段１は、ストップビットと同一の論理
レベルを出力する。一方、デジタル端末装置が同期デー
タを出力する場合でのＲＡ０機能手段１は、データを通
過させるのみである。
装置から受信した２８．８ｋｂｐｓの調歩同期のデータ
からスタートビットを検出した際、スタートビットを含
む予め設定されたビット数分のデータを取り込み、後位
の速度変換手段２から受ける２８．８ｋＨｚの同期クロ
ックに乗せ替えて出力する。また、データがない時間で
は、ＲＡ０機能手段１は、ストップビットと同一の論理
レベルを出力する。一方、デジタル端末装置が同期デー
タを出力する場合でのＲＡ０機能手段１は、データを通
過させるのみである。
【００３４】次いで、速度変換手段２は、デジタル端末
装置の制御信号ＳＢをサンプリングしＲＡ０機能手段１
から受けたデータビット列を３ビットまたは４ビット毎
のデータに区切りそれぞれの情報を統合し後位のＳイン
タフェース手段３から受ける周期６４ｋＨｚのＢチャネ
ルクロック（以後、Ｂchクロックと称する）に同期させ
てフレーム構成表４に基づくマルチフレームを形成しＳ
インタフェース手段３へ出力する。
装置の制御信号ＳＢをサンプリングしＲＡ０機能手段１
から受けたデータビット列を３ビットまたは４ビット毎
のデータに区切りそれぞれの情報を統合し後位のＳイン
タフェース手段３から受ける周期６４ｋＨｚのＢチャネ
ルクロック（以後、Ｂchクロックと称する）に同期させ
てフレーム構成表４に基づくマルチフレームを形成しＳ
インタフェース手段３へ出力する。
【００３５】次いで、Ｓインタフェース手段３は、受け
たマルチフレームによるビット列をＩＳＤＮ網の基本イ
ンタフェースにおけるチャネル構造“２Ｂ＋Ｄ”内のＳ
インタフェース所望のＢチャネルに乗せて出力する。
たマルチフレームによるビット列をＩＳＤＮ網の基本イ
ンタフェースにおけるチャネル構造“２Ｂ＋Ｄ”内のＳ
インタフェース所望のＢチャネルに乗せて出力する。
【００３６】次に、図１を参照して上記説明とは逆方向
のＩＳＤＮ網からデジタル端末装置へのデータの速度変
換動作について説明する。
のＩＳＤＮ網からデジタル端末装置へのデータの速度変
換動作について説明する。
【００３７】まず、Ｓインタフェース手段３は、ＩＳＤ
Ｎ網の基本インタフェース構造による“２Ｂ＋Ｄ”チャ
ネルから所望のＢチャネルを抽出し、抽出したＢチャネ
ルのデータをＢチャネル同期信号（以後、Ｂch同期信号
と称する）とＢchクロックとに同期させて速度変換手段
２へ出力する。
Ｎ網の基本インタフェース構造による“２Ｂ＋Ｄ”チャ
ネルから所望のＢチャネルを抽出し、抽出したＢチャネ
ルのデータをＢチャネル同期信号（以後、Ｂch同期信号
と称する）とＢchクロックとに同期させて速度変換手段
２へ出力する。
【００３８】次いで、速度変換手段２は、受けたＢチャ
ネルデータ（以後、Ｂchデータと称する）が形成する各
フレーム８ビットの最上位ビットを監視し、２０フレー
ムに対応するマルチフレームで同期パターンを検出した
際、これをトリガにマルチフレームの構成に従ってデー
タを抽出し、抽出したデータを同期クロック２８．８ｋ
Ｈｚに同期させてＲＡ０機能手段１へ出力する。更に、
ＲＡ０機能手段１は、受けたマルチフレームの構成ビッ
トから制御信号を取り出しデジタル端末装置へ出力す
る。
ネルデータ（以後、Ｂchデータと称する）が形成する各
フレーム８ビットの最上位ビットを監視し、２０フレー
ムに対応するマルチフレームで同期パターンを検出した
際、これをトリガにマルチフレームの構成に従ってデー
タを抽出し、抽出したデータを同期クロック２８．８ｋ
Ｈｚに同期させてＲＡ０機能手段１へ出力する。更に、
ＲＡ０機能手段１は、受けたマルチフレームの構成ビッ
トから制御信号を取り出しデジタル端末装置へ出力す
る。
【００３９】ＲＡ０機能手段１は、デジタル端末装置が
調歩同期の場合、速度変換手段２から受けたビット列か
らスタートビットを検出し、予め設定されたビット数分
のデータを一区切りのキャラクタとしてデジタル端末装
置へ出力する。
調歩同期の場合、速度変換手段２から受けたビット列か
らスタートビットを検出し、予め設定されたビット数分
のデータを一区切りのキャラクタとしてデジタル端末装
置へ出力する。
【００４０】以上説明したように、ＲＡ０機能手段およ
びＳインタフェース手段は従来の技術が用いられ、また
は機能動作の原理は同一で応用できるので、詳細な説明
は省略する。
びＳインタフェース手段は従来の技術が用いられ、また
は機能動作の原理は同一で応用できるので、詳細な説明
は省略する。
【００４１】上記説明では、本発明の基本の機能および
動作を図面を参照して説明したが、例えばフレーム同期
ビット、制御信号ビット、およびデータビットのマルチ
フレーム内の配置が上記機能を満たす限り自由であり、
上記説明が本発明を限定するものではない。
動作を図面を参照して説明したが、例えばフレーム同期
ビット、制御信号ビット、およびデータビットのマルチ
フレーム内の配置が上記機能を満たす限り自由であり、
上記説明が本発明を限定するものではない。
【００４２】上記説明では、ユーザ速度２８，８ｋｂｐ
ｓのデータについてのみ具体的に説明したが、他のユー
ザ速度のデータも同様に実現できる。
ｓのデータについてのみ具体的に説明したが、他のユー
ザ速度のデータも同様に実現できる。
【００４３】
【実施例】次に、上記実施の形態で図１を参照して説明
した速度変換手段２について図２から図７までを参照し
て具体的に詳細に説明する。
した速度変換手段２について図２から図７までを参照し
て具体的に詳細に説明する。
【００４４】図２は図１においてデジタル端末装置から
ＩＳＤＮ網の方向へ流れる信号を処理する一構成例を示
す機能ブロック図、また図３はこの構成における一動作
例を説明するタイミングチャートである。図４は図１に
おいてＩＳＤＮ網からデジタル端末装置の方向へ流れる
信号を処理する一構成例を示す機能ブロック図、また図
５は図４の構成における一動作例、図６は図４の構成に
おけるマルチフレーム同期検出部分の一動作例、それぞ
れを説明するタイミングチャートである。更に図７は図
２および図４で使用される信号を生成する一構成例を示
す機能ブロック図である。
ＩＳＤＮ網の方向へ流れる信号を処理する一構成例を示
す機能ブロック図、また図３はこの構成における一動作
例を説明するタイミングチャートである。図４は図１に
おいてＩＳＤＮ網からデジタル端末装置の方向へ流れる
信号を処理する一構成例を示す機能ブロック図、また図
５は図４の構成における一動作例、図６は図４の構成に
おけるマルチフレーム同期検出部分の一動作例、それぞ
れを説明するタイミングチャートである。更に図７は図
２および図４で使用される信号を生成する一構成例を示
す機能ブロック図である。
【００４５】まず、図７の機能ブロック図を参照して、
図２および図４で示される速度変換手段２に含まれるブ
ロック構成で使用される各信号について説明する。
図２および図４で示される速度変換手段２に含まれるブ
ロック構成で使用される各信号について説明する。
【００４６】まず、タイミングジェネレータ３０が、周
期８ｋＨｚのＢch同期信号を入力して周波数同期２８．
８ｋＨｚの同期クロックと、このクロックに同期する端
末側の、入力データ同期パルスのＳＩ（Shift In-puls
e) パルス10および出力データ同期パルスのＳＯ（Shift
Out-pulse ）パルス20とを生成する。
期８ｋＨｚのＢch同期信号を入力して周波数同期２８．
８ｋＨｚの同期クロックと、このクロックに同期する端
末側の、入力データ同期パルスのＳＩ（Shift In-puls
e) パルス10および出力データ同期パルスのＳＯ（Shift
Out-pulse ）パルス20とを生成する。
【００４７】また、送信マルチフレームカウンタ３１
は、Ｂch同期信号を入力してマルチフレームを形成する
フレーム番号を計測する。ビットカウンタ３２はＢch同
期信号およびＢchクロックを入力してフレーム毎におけ
るビット番号を計測する。
は、Ｂch同期信号を入力してマルチフレームを形成する
フレーム番号を計測する。ビットカウンタ３２はＢch同
期信号およびＢchクロックを入力してフレーム毎におけ
るビット番号を計測する。
【００４８】タイミングジェネレータ３３は、図２で使
用される下記信号を、送信マルチフレームカウンタ３１
が出力するフレーム番号とビットカウンタ３２が出力す
るビット番号とに基づいて生成する。
用される下記信号を、送信マルチフレームカウンタ３１
が出力するフレーム番号とビットカウンタ３２が出力す
るビット番号とに基づいて生成する。
【００４９】タイミングジェネレータ３３により生成さ
れる信号の内、Ｂチャネルに出力するためのものは、Ｓ
Ｏパルス10、ラッチパルス10、シフトパルス10、および
フレーム選択信号、並びに、ロードパルス10、シフトパ
ルス10、およびシフトパルス11である。ラッチパルス10
およびシフトパルス10それぞれは、送信マルチフレーム
の各フレームに対応する４ビットの所定のビット番号位
置に生成される。
れる信号の内、Ｂチャネルに出力するためのものは、Ｓ
Ｏパルス10、ラッチパルス10、シフトパルス10、および
フレーム選択信号、並びに、ロードパルス10、シフトパ
ルス10、およびシフトパルス11である。ラッチパルス10
およびシフトパルス10それぞれは、送信マルチフレーム
の各フレームに対応する４ビットの所定のビット番号位
置に生成される。
【００５０】タイミングジェネレータ３３により生成さ
れる信号の内、Ｂチャネルからマルチフレームを意識せ
ずに入力するためのものは、ロードパルス20、シフトパ
ルス20、およびシフトパルス21であり、ロードパルス20
は各フレームの開始、およびシフトパルス20は各フレー
ムの上位４ビットのデータ、それぞれに対応した位置に
生成される。
れる信号の内、Ｂチャネルからマルチフレームを意識せ
ずに入力するためのものは、ロードパルス20、シフトパ
ルス20、およびシフトパルス21であり、ロードパルス20
は各フレームの開始、およびシフトパルス20は各フレー
ムの上位４ビットのデータ、それぞれに対応した位置に
生成される。
【００５１】受信マルチフレームカウンタ３４は、同期
検出信号をトリガにし、かつＢch同期信号をクロックと
してフレーム番号を計測する。同期検出信号は、後に図
４を参照して説明されるＣＯＭＰ（Comparator) 回路２
２により検出出力される。
検出信号をトリガにし、かつＢch同期信号をクロックと
してフレーム番号を計測する。同期検出信号は、後に図
４を参照して説明されるＣＯＭＰ（Comparator) 回路２
２により検出出力される。
【００５２】タイミングジェネレータ３５は、ビットカ
ウンタ３２が出力するビット番号と受信マルチフレーム
カウンタ３４が出力するフレーム番号とに基づいて、Ｂ
chデータから制御信号および同期データを抽出するラッ
チパルス20およびＳＩパルス20を生成する。
ウンタ３２が出力するビット番号と受信マルチフレーム
カウンタ３４が出力するフレーム番号とに基づいて、Ｂ
chデータから制御信号および同期データを抽出するラッ
チパルス20およびＳＩパルス20を生成する。
【００５３】次に、図２を参照してデジタル端末装置か
らＩＳＤＮ網の方向へ流れる信号を処理する構成につい
て説明する。
らＩＳＤＮ網の方向へ流れる信号を処理する構成につい
て説明する。
【００５４】図示されるＦＩＦＯ（First-in First-ou
t）回路１０は、データ入力用ＦＩＦＯ回路であり、速
度２８．８ｋｂｐｓの同期データを周期２８．８ｋＨｚ
のＳＩパルス10により入力蓄積し蓄積されたデータを周
期３２ｋＨｚのＳＯパルス10によりＳ／Ｐ（Serial/Par
allel)回路１２へ送出する先入れ先出し回路である。
t）回路１０は、データ入力用ＦＩＦＯ回路であり、速
度２８．８ｋｂｐｓの同期データを周期２８．８ｋＨｚ
のＳＩパルス10により入力蓄積し蓄積されたデータを周
期３２ｋＨｚのＳＯパルス10によりＳ／Ｐ（Serial/Par
allel)回路１２へ送出する先入れ先出し回路である。
【００５５】ＦＩＦＯ回路１１は、制御信号入力用ＦＩ
ＦＯ回路であり、デジタル端末装置から受けた制御信号
を同期データと同期したＳＩパルス10により入力蓄積
し、蓄積された制御信号を同期データと同期したＳＯパ
ルス10によりラッチ回路１３へ送出する先入れ先出し回
路である。
ＦＯ回路であり、デジタル端末装置から受けた制御信号
を同期データと同期したＳＩパルス10により入力蓄積
し、蓄積された制御信号を同期データと同期したＳＯパ
ルス10によりラッチ回路１３へ送出する先入れ先出し回
路である。
【００５６】Ｓ／Ｐ回路１２は、データ入力用Ｓ／Ｐ回
路であり、ＦＩＦＯ回路１０から受けたシリアルデータ
をパラレルデータに変換するシリアル／パラレル変換回
路である。ラッチ回路１３は、制御信号入力用ラッチ回
路であり、同期データと同期してＦＩＦＯ回路１１から
出力したデータを制御信号として一旦蓄積する保持回路
である。
路であり、ＦＩＦＯ回路１０から受けたシリアルデータ
をパラレルデータに変換するシリアル／パラレル変換回
路である。ラッチ回路１３は、制御信号入力用ラッチ回
路であり、同期データと同期してＦＩＦＯ回路１１から
出力したデータを制御信号として一旦蓄積する保持回路
である。
【００５７】ＳＥＬ（Selector）回路１４は、Ｓ／Ｐ回
路１２の最上位ビットとラッチ回路１３の保持ビットと
同期パターンとを入力し、これらの入力情報から、別に
入力しマルチフレーム内の各フレームを番号識別するフ
レーム選択信号により、Ｂチャネルを構成する各フレー
ムの最上位ビット情報を選択し出力する選択回路であ
る。
路１２の最上位ビットとラッチ回路１３の保持ビットと
同期パターンとを入力し、これらの入力情報から、別に
入力しマルチフレーム内の各フレームを番号識別するフ
レーム選択信号により、Ｂチャネルを構成する各フレー
ムの最上位ビット情報を選択し出力する選択回路であ
る。
【００５８】Ｐ／Ｓ回路１５は、Ｂチャネル出力用Ｐ／
Ｓ回路であり、Ｓ／Ｐ回路１２の下位３ビットおよびＳ
ＥＬ回路１４の選択された情報ビット、並びに符号
“１”の４ビット、合計８ビットをパラレルで受け、シ
リアルデータに変換しＢchデータとして出力するパラレ
ル／シリアル変換回路である。
Ｓ回路であり、Ｓ／Ｐ回路１２の下位３ビットおよびＳ
ＥＬ回路１４の選択された情報ビット、並びに符号
“１”の４ビット、合計８ビットをパラレルで受け、シ
リアルデータに変換しＢchデータとして出力するパラレ
ル／シリアル変換回路である。
【００５９】次に、図２に図３を併せ参照して図２にお
ける主要動作について説明する。
ける主要動作について説明する。
【００６０】まず、速度２８．８ｋｂｐｓの同期データ
は、周期２８．８ｋＨｚの同期クロックに同期したＳＩ
パルス10によりＦＩＦＯ１０に連続的に取り込まれ、制
御信号はＳＩパルス10によりＦＩＦＯ１１に連続的に取
り込まれる。従って、制御信号の変化点では、この時点
に同期したデータも同時に取り込まれる。
は、周期２８．８ｋＨｚの同期クロックに同期したＳＩ
パルス10によりＦＩＦＯ１０に連続的に取り込まれ、制
御信号はＳＩパルス10によりＦＩＦＯ１１に連続的に取
り込まれる。従って、制御信号の変化点では、この時点
に同期したデータも同時に取り込まれる。
【００６１】ＦＩＦＯ１０に周期２８．８ｋＨｚで取り
込まれたデータは、Ｂチャネルに同期する周期３２ｋＨ
ｚのＳＯパルス10によりマルチフレームのフレーム毎の
データビット数（３ビットまたは４ビット）分を取り出
される。この取り出し時期はＢチャネル上に最終的に出
力されるタイミングより１フレーム前のタイミングであ
る。すなわち、マルチフレームの第１フレームに出力す
るデータは１一つ前のマルチフレームの第２０フレーム
のタイミングで取り出されることになる。
込まれたデータは、Ｂチャネルに同期する周期３２ｋＨ
ｚのＳＯパルス10によりマルチフレームのフレーム毎の
データビット数（３ビットまたは４ビット）分を取り出
される。この取り出し時期はＢチャネル上に最終的に出
力されるタイミングより１フレーム前のタイミングであ
る。すなわち、マルチフレームの第１フレームに出力す
るデータは１一つ前のマルチフレームの第２０フレーム
のタイミングで取り出されることになる。
【００６２】ＦＩＦＯ１０から取り出されたデータは、
３ビットまたは４ビットをシフトパルス10によりＳ／Ｐ
回路１２へ順次入力され蓄積される。この蓄積されたデ
ータは、３ビットの場合では３ビット、また４ビットの
場合では下位３ビットを、Ｐ／Ｓ回路１５のロードパル
ス10により第２ビットから第４ビットまでとしてパラレ
ルで取り出される。
３ビットまたは４ビットをシフトパルス10によりＳ／Ｐ
回路１２へ順次入力され蓄積される。この蓄積されたデ
ータは、３ビットの場合では３ビット、また４ビットの
場合では下位３ビットを、Ｐ／Ｓ回路１５のロードパル
ス10により第２ビットから第４ビットまでとしてパラレ
ルで取り出される。
【００６３】一方、ＦＩＦＯ１１に取り込まれた制御信
号は、Ｂチャネルに同期する周期３２ｋＨｚのＳＯパル
ス10によりマルチフレームのフレーム毎の最上位ビット
位置で取り出される。ＦＩＦＯ１１から取り出された制
御信号は、ラッチ回路１３のラッチパルス10により、Ｂ
チャネル上に最終的に出力される第１１フレームより１
フレーム前の第１０フレームのタイミングでラッチされ
る。
号は、Ｂチャネルに同期する周期３２ｋＨｚのＳＯパル
ス10によりマルチフレームのフレーム毎の最上位ビット
位置で取り出される。ＦＩＦＯ１１から取り出された制
御信号は、ラッチ回路１３のラッチパルス10により、Ｂ
チャネル上に最終的に出力される第１１フレームより１
フレーム前の第１０フレームのタイミングでラッチされ
る。
【００６４】Ｓ／Ｐ回路１２の最上位にあるビット情
報、ラッチ回路１３にラッチされた制御信号、および同
期パターンの符号“００１１１００”は、ＳＥＬ回路１
４により、マルチフレームのどのフレームにどの情報ビ
ットを出力するか選択するための信号、すなわちフレー
ム選択信号、に基づいて各フレームごとで一つを選択さ
れ、Ｐ／Ｓ回路１５のロードパルス10により最上位ビッ
トとしてＳ／Ｐ回路１２からの３ビットと共にパラレル
に取り出される。
報、ラッチ回路１３にラッチされた制御信号、および同
期パターンの符号“００１１１００”は、ＳＥＬ回路１
４により、マルチフレームのどのフレームにどの情報ビ
ットを出力するか選択するための信号、すなわちフレー
ム選択信号、に基づいて各フレームごとで一つを選択さ
れ、Ｐ／Ｓ回路１５のロードパルス10により最上位ビッ
トとしてＳ／Ｐ回路１２からの３ビットと共にパラレル
に取り出される。
【００６５】Ｐ／Ｓ回路１５は、ＳＥＬ回路１４の出力
の最上位ビット、およびＳ／Ｐ回路１２の出力の第２か
ら第４までの３ビットに、Ｂチャネルの下位４ビットと
して符号“１”を加えた、合計８ビットのパラレルデー
タを入力し、ロードパルス10のタイミングに基づきロー
ドすると共に、周期６４ｋＨｚのシフトパルス11により
Ｂchデータとして出力する。
の最上位ビット、およびＳ／Ｐ回路１２の出力の第２か
ら第４までの３ビットに、Ｂチャネルの下位４ビットと
して符号“１”を加えた、合計８ビットのパラレルデー
タを入力し、ロードパルス10のタイミングに基づきロー
ドすると共に、周期６４ｋＨｚのシフトパルス11により
Ｂchデータとして出力する。
【００６６】次に、図４を参照してＩＳＤＮ網からデジ
タル端末装置の方向へ流れる信号を処理する構成につい
て説明する。
タル端末装置の方向へ流れる信号を処理する構成につい
て説明する。
【００６７】Ｓ／Ｐ回路２０は、Ｂチャネル入力用Ｓ／
Ｐ回路であり、Ｂchデータを周期６４ｋＨｚのＢchクロ
ックによりＢチャネルの１フレーム、１オクテット（８
ビット）毎にシリアル／パラレル変換し上位４ビットを
出力するシリアル／パラレル変換回路である。Ｓ／Ｐ回
路２１は、同期パターン用Ｓ／Ｐ回路であり、Ｓ／Ｐ回
路２０が出力するＢチャネル各フレームの最上位ビット
を連続的に２０フレーム分２０ビットをシリアル入力し
パラレル変換し第０、１、６、７、８、９、および第１
６の７ビットをＣＯＭＰ（Comparator）回路２２へ出力
するシリアル／パラレル変換回路である。
Ｐ回路であり、Ｂchデータを周期６４ｋＨｚのＢchクロ
ックによりＢチャネルの１フレーム、１オクテット（８
ビット）毎にシリアル／パラレル変換し上位４ビットを
出力するシリアル／パラレル変換回路である。Ｓ／Ｐ回
路２１は、同期パターン用Ｓ／Ｐ回路であり、Ｓ／Ｐ回
路２０が出力するＢチャネル各フレームの最上位ビット
を連続的に２０フレーム分２０ビットをシリアル入力し
パラレル変換し第０、１、６、７、８、９、および第１
６の７ビットをＣＯＭＰ（Comparator）回路２２へ出力
するシリアル／パラレル変換回路である。
【００６８】ＣＯＭＰ回路２２は、Ｓ／Ｐ回路２１が出
力する７ビットと所定のマルチフレーム同期パターン７
ビット“００１１１００”とを比較し一致した際にワン
ショットの同期検出信号を出力する比較回路である。
力する７ビットと所定のマルチフレーム同期パターン７
ビット“００１１１００”とを比較し一致した際にワン
ショットの同期検出信号を出力する比較回路である。
【００６９】Ｐ／Ｓ回路２３は、データ出力用Ｐ／Ｓ回
路であり、Ｓ／Ｐ回路２０が出力するＢチャネル各フレ
ームの上位４ビットをロードパルス20によりパラレル入
力しシフトパルス20によりシリアル変換してラッチ回路
２４およびＦＩＦＯ回路１５へ出力するパラレル／シリ
アル変換回路である。
路であり、Ｓ／Ｐ回路２０が出力するＢチャネル各フレ
ームの上位４ビットをロードパルス20によりパラレル入
力しシフトパルス20によりシリアル変換してラッチ回路
２４およびＦＩＦＯ回路１５へ出力するパラレル／シリ
アル変換回路である。
【００７０】ラッチ回路２４は、制御信号出力用ラッチ
回路であり、Ｐ／Ｓ回路２３が出力するシリアルビット
列のＢチャネルマルチフレームにおける第１１フレーム
の最上位ビットを制御信号情報としてラッチパルス20に
より一旦蓄積する保持回路である。
回路であり、Ｐ／Ｓ回路２３が出力するシリアルビット
列のＢチャネルマルチフレームにおける第１１フレーム
の最上位ビットを制御信号情報としてラッチパルス20に
より一旦蓄積する保持回路である。
【００７１】ＦＩＦＯ回路２５は、データ出力用ＦＩＦ
Ｏ回路であり、Ｐ／Ｓ回路２３が出力するシリアルビッ
ト列のＢチャネル各フレームにおける上位４ビットのう
ち、マルチフレームの各フレームに対応したデータビッ
ト数（３ビットまたは４ビット、図１（Ｂ）参照）分を
ＳＩパルス20により取り込み、周期２８．８ｋＨｚのＳ
Ｏパルス20により速度２８．８ｋｂｐｓの同期データに
変換して送出する先入れ先だし回路である。
Ｏ回路であり、Ｐ／Ｓ回路２３が出力するシリアルビッ
ト列のＢチャネル各フレームにおける上位４ビットのう
ち、マルチフレームの各フレームに対応したデータビッ
ト数（３ビットまたは４ビット、図１（Ｂ）参照）分を
ＳＩパルス20により取り込み、周期２８．８ｋＨｚのＳ
Ｏパルス20により速度２８．８ｋｂｐｓの同期データに
変換して送出する先入れ先だし回路である。
【００７２】ＦＩＦＯ回路２６は、制御信号出力用ＦＩ
ＦＯ回路であり、ラッチ回路２４が保持する制御信号情
報をＦＩＦＯ回路２５と同一のタイミングの、ＳＩパル
ス20で取り込み、かつＳＯパルス20により送出する先入
れ先だし回路である。
ＦＯ回路であり、ラッチ回路２４が保持する制御信号情
報をＦＩＦＯ回路２５と同一のタイミングの、ＳＩパル
ス20で取り込み、かつＳＯパルス20により送出する先入
れ先だし回路である。
【００７３】次に、図４に図５および図６を併せ参照し
て図４における主要動作について説明する。
て図４における主要動作について説明する。
【００７４】まず、ＩＳＤＮ網からのＢchデータは、Ｂ
chクロックによりＳ／Ｐ回路２０に取り込まれ、順次、
パラレルの８ビットに変換出力される。このパラレルの
８ビットは上位４ビットに所望の同期データを含み、こ
の上位４ビットが、Ｐ／Ｓ回路２３にロードパルス20に
より取り込まれシリアル変換されてシフトパルス20によ
りシリアル出力され、ＦＩＦＯ回路２５でＳＩパルス20
によりフレーム毎に相違する３ビットまたは４ビットを
選択されて同期データとして蓄積される。
chクロックによりＳ／Ｐ回路２０に取り込まれ、順次、
パラレルの８ビットに変換出力される。このパラレルの
８ビットは上位４ビットに所望の同期データを含み、こ
の上位４ビットが、Ｐ／Ｓ回路２３にロードパルス20に
より取り込まれシリアル変換されてシフトパルス20によ
りシリアル出力され、ＦＩＦＯ回路２５でＳＩパルス20
によりフレーム毎に相違する３ビットまたは４ビットを
選択されて同期データとして蓄積される。
【００７５】この選択により各フレームで３ビットを取
り込む場合には最上位ビットは破棄される。ＦＩＦＯ回
路２５で蓄積されたデータビットは周期２８．８ｋＨｚ
のＳＯパルス20により速度２８．８ｋｂｐｓの同期デー
タとして出力される。
り込む場合には最上位ビットは破棄される。ＦＩＦＯ回
路２５で蓄積されたデータビットは周期２８．８ｋＨｚ
のＳＯパルス20により速度２８．８ｋｂｐｓの同期デー
タとして出力される。
【００７６】一方、Ｓ／Ｐ回路20からＢchクロックによ
り出力されたＢチャネル各フレームの最上位ビットは、
Ｓ／Ｐ回路２１に、図６に示されるＢch同期信号に同期
したシフトパルス21により各フレーム毎に連続して取り
込まれ、２０ビット分のパラレルデータの第０、１、
５、６、７、８、９、および第１６の各フレームの合計
７ビットがＣＯＭＰ回路２２へ出力される。
り出力されたＢチャネル各フレームの最上位ビットは、
Ｓ／Ｐ回路２１に、図６に示されるＢch同期信号に同期
したシフトパルス21により各フレーム毎に連続して取り
込まれ、２０ビット分のパラレルデータの第０、１、
５、６、７、８、９、および第１６の各フレームの合計
７ビットがＣＯＭＰ回路２２へ出力される。
【００７７】この出力された７ビットはマルチフレーム
同期パターンのビット符号“００１１１００”と比較さ
れ、一致した際にワンショットのパルスが同期検出信号
として出力される。この同期検出信号は、マルチフレー
ム構成に対するトリガとなりデータおよび制御信号の抽
出に用いられる。
同期パターンのビット符号“００１１１００”と比較さ
れ、一致した際にワンショットのパルスが同期検出信号
として出力される。この同期検出信号は、マルチフレー
ム構成に対するトリガとなりデータおよび制御信号の抽
出に用いられる。
【００７８】また、Ｐ／Ｓ回路２３が出力する４ビット
の最上位ビットのうち第１１フレームのビットは、ラッ
チパルス20によりラッチ回路２４に取り込まれ、更に制
御信号情報としてＦＩＦＯ回路２６にＳＩパルス20によ
り取り込まれ、同期データを出力するタイミングと同一
のＳＯパルス20により同期データと同期した制御信号と
して出力される。
の最上位ビットのうち第１１フレームのビットは、ラッ
チパルス20によりラッチ回路２４に取り込まれ、更に制
御信号情報としてＦＩＦＯ回路２６にＳＩパルス20によ
り取り込まれ、同期データを出力するタイミングと同一
のＳＯパルス20により同期データと同期した制御信号と
して出力される。
【００７９】上記実施例において、ブロック構成および
タイムチャートを図示して説明したが、機能の分離併合
による機能ブロックの構成または各種信号およびこの生
成手段ならびにパルスシーケンスによる信号のタイムチ
ャートは上記機能を満たす限り自由であり、上記説明が
本発明を限定するものではない。
タイムチャートを図示して説明したが、機能の分離併合
による機能ブロックの構成または各種信号およびこの生
成手段ならびにパルスシーケンスによる信号のタイムチ
ャートは上記機能を満たす限り自由であり、上記説明が
本発明を限定するものではない。
【００８０】
【発明の効果】以上説明したように本発明によれば、Ｉ
ＴＵ−Ｔ勧告Ｖ．３４のモデムインタフェースに規定さ
れるユーザ速度２８．８ｋｂｐｓが適用されるデジタル
端末装置を高速デジタル通信網ＩＳＤＮの伝送速度６４
ｋｂｐｓＢチャネルに収容し、３２ｋｂｐｓのデータ速
度に整合することができる。
ＴＵ−Ｔ勧告Ｖ．３４のモデムインタフェースに規定さ
れるユーザ速度２８．８ｋｂｐｓが適用されるデジタル
端末装置を高速デジタル通信網ＩＳＤＮの伝送速度６４
ｋｂｐｓＢチャネルに収容し、３２ｋｂｐｓのデータ速
度に整合することができる。
【００８１】この結果、多重通信システムにおける多重
効率を向上させ、かつ簡易型デジタル携帯電話無線網で
正常に通信できる効果を得ることができる。
効率を向上させ、かつ簡易型デジタル携帯電話無線網で
正常に通信できる効果を得ることができる。
【００８２】この理由は、ユーザ速度２８．８ｋｂｐｓ
のデータを周期８ｋＨｚ（１２５μｓ毎）のフレームに
４ビットずつ割り当て、２０フレーム合計８０ビットの
内、データ７２ビットに制御信号１ビットを加え、残り
の７ビット以内のビット数で同期パターンを形成してマ
ルチフレームを構成する手段を速度整合方式が備えてい
るためである。
のデータを周期８ｋＨｚ（１２５μｓ毎）のフレームに
４ビットずつ割り当て、２０フレーム合計８０ビットの
内、データ７２ビットに制御信号１ビットを加え、残り
の７ビット以内のビット数で同期パターンを形成してマ
ルチフレームを構成する手段を速度整合方式が備えてい
るためである。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】図１においてデジタル端末装置からＩＳＤＮ網
の方向へ流れる信号を処理する一構成例を示す機能ブロ
ック図である。
の方向へ流れる信号を処理する一構成例を示す機能ブロ
ック図である。
【図３】図２の構成における一動作例を説明するタイミ
ングチャートである。
ングチャートである。
【図４】図１においてＩＳＤＮ網からデジタル端末装置
の方向へ流れる信号を処理する一構成例を示す機能ブロ
ック図である。
の方向へ流れる信号を処理する一構成例を示す機能ブロ
ック図である。
【図５】図４の構成における一動作例を説明するタイミ
ングチャートである。
ングチャートである。
【図６】図４の構成におけるマルチフレーム同期検出部
分の一動作例を説明するタイミングチャートである。
分の一動作例を説明するタイミングチャートである。
【図７】図２および図４で使用される信号を生成する一
構成例を示す機能ブロック図である。
構成例を示す機能ブロック図である。
【図８】従来の一例を示す機能ブロック図である。
【図９】ＩＴＵ−Ｔ勧告Ｖ．１１０に示される速度整合
フレームの一例を示すビット構成図である。
フレームの一例を示すビット構成図である。
【図１０】ＩＴＵ−Ｔ勧告Ｖ．１１０に示される速度整
合フレームの、図９とは別の一例を示すビット構成図で
ある。
合フレームの、図９とは別の一例を示すビット構成図で
ある。
【図１１】中間速度における速度整合フレームを速度６
４ｋｂｐｓＢチャネルに収容する際のフレーム内ビット
配置図である。
４ｋｂｐｓＢチャネルに収容する際のフレーム内ビット
配置図である。
【図１２】ユーザ速度４８ｋｂｐｓを速度６４ｋｂｐｓ
Ｂチャネルに収容する際の速度整合フレームのビット構
成図である。
Ｂチャネルに収容する際の速度整合フレームのビット構
成図である。
【図１３】中間速度６４ｋｂｐｓを速度６４ｋｂｐｓＢ
チャネルに収容する際のフレーム内ビット配置図であ
る。
チャネルに収容する際のフレーム内ビット配置図であ
る。
１ ＲＡ０機能手段 ２ 速度変換手段 ３ Ｓインタフェース手段 ４ フレーム構成表 １０、１１、２５、２６ ＦＩＦＯ回路 １２、２０、２１ Ｓ／Ｐ回路 １３、２４ ラッチ回路 １４ ＳＥＬ回路 １５、２３ Ｐ／Ｓ回路 ２２ ＣＯＭＰ回路 ３０、３３、３５ タイミングジェネレータ ３１ 送信マルチフレームカウンタ ３２ ビットカウンタ ３４ 受信マルチフレームカウンタ
Claims (5)
- 【請求項１】 ＩＳＤＮ（Integrated Servises Digita
l Network)サービスのためのプロトコルに規定されるチ
ャネルタイプＢのチャネル速度６４ｋｂｐｓに速度整合
（ＲＡ：Rate Adaptation)する速度整合方式において、
ユーザ速度２８．８ｋｂｐｓのデータを８ｋＨｚ（１２
５μｓ毎）のフレームに４ビットを割り当て、２０フレ
ーム合計８０ビットの内、データ７２ビットに制御信号
１ビットを加え、残りの７ビット以内のビット数で同期
パターンを形成してマルチフレームを構成する速度変換
手段を備えることを特徴とする速度整合方式。 - 【請求項２】 請求項１において、各フレームの下位４
ビットに符号“１”を割り当ててチャネル速度６４ｋｂ
ｐｓに速度整合することを特徴とする速度整合方式。 - 【請求項３】 請求項１において、各フレームの最上位
のビット位置にデータビット以外のビットを配置し前半
の１０フレームに６ビット、後半の１０フレームに１ビ
ットの合計７ビットを予め定めた位置に配して同期パタ
ーンを形成すると共に第１１フレームの最上位のビット
位置に制御信号を配することを特徴とする速度整合方
式。 - 【請求項４】 請求項３において、前記速度変換手段
は、ＩＳＤＮ網における伝送速度６４ｋｂｐｓのＢチャ
ネル同期信号およびＢチャネルクロック、並びにＢチャ
ネルデータから検出される同期検出信号に基づいて、２
８．８ｋＨｚ周期の同期パルス、ＩＳＤＮ網へ送信する
６４ｋＨｚ周期パルスおよび中間の３２ｋＨｚ周期パル
ス、ならびにマルチフレーム内各フレーム毎のデータ、
制御信号およびマルチフレーム同期パターンそれぞれの
ビット位置を示す各種パルスを生成するジェネレータ
と、速度２８．８ｋｂｐｓの同期データを受けマルチフ
レーム内の各フレームに対応して分割される３ビットお
よび４ビットいずれかの所定位置に送出するデータ入力
用ＦＩＦＯ回路と、制御信号を受けマルチフレーム内の
所定フレームの最上位ビット位置にパルス送出する制御
信号入力用ＦＩＦＯ回路と、前記データ入力用ＦＩＦＯ
回路が出力する３ビットおよび４ビットいずれかをシリ
アルに受けてパラレル変換するデータ用Ｓ／Ｐ回路と、
前記制御信号入力用ＦＩＦＯ回路が出力する制御信号を
前記同期データと同期する所定時期に保持する制御信号
入力用ラッチ回路と、前記データ用Ｓ／Ｐ回路の最上位
ビット、前記ラッチ回路の制御信号、および所定の同期
パターンそれぞれをマルチフレームに基づく所定フレー
ムで選択して取り込むＳＥＬ回路と、ＩＳＤＮ網に出力
するＢチャネルデータの各フレームの最上位ビットを前
記ＳＥＬ回路、続く上位ビットを前記データ用Ｓ／Ｐ回
路それぞれから取り出してシリアル変換して出力するＢ
チャネル出力用Ｐ／Ｓ回路とを備えることを特徴とする
速度整合方式。 - 【請求項５】 請求項３において、前記速度変換手段
は、ＩＳＤＮ網における伝送速度６４ｋｂｐｓのＢチャ
ネル同期信号およびＢチャネルクロック、並びにＢチャ
ネルデータから検出される同期検出信号に基づいて、２
８．８ｋＨｚ周期の同期パルス、ＩＳＤＮ網へ送信する
６４ｋＨｚ周期パルスおよび中間の３２ｋＨｚ周期パル
ス、ならびにマルチフレーム内各フレーム毎のデータ、
制御信号およびマルチフレーム同期パターンそれぞれの
ビット位置を示す各種パルスを生成するジェネレータ
と、Ｂチャネルデータを入力しＢチャネルクロックによ
りパラレル変換するＢチャネル入力用Ｓ／Ｐ回路と、こ
のＢチャネル入力用Ｓ／Ｐ回路の最上位ビットのマルチ
フレーム分をシリアル入力し、前記同期パターン形成分
のビットをパラレル出力する同期パターン入力用Ｓ／Ｐ
回路と、前記Ｂチャネル入力用Ｓ／Ｐ回路から所定の４
ビットを取り出してシリアル変換するＢチャネル入力用
Ｐ／Ｓ回路と、このＢチャネル入力用Ｐ／Ｓ回路が出力
する最上位ビットから制御信号を取り出すＢチャネル入
力用ラッチ回路と、前記Ｂチャネル入力用Ｐ／Ｓ回路が
出力する４ビットから同期データを取り出して出力する
データ出力用ＦＩＦＯ回路と、前記ラッチ回路から制御
信号を取り出し前記同期データと同期して出力する制御
信号出力用ＦＩＦＯ回路とを備えることを特徴とする速
度整合方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8165916A JP2790175B2 (ja) | 1996-06-26 | 1996-06-26 | 速度整合方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8165916A JP2790175B2 (ja) | 1996-06-26 | 1996-06-26 | 速度整合方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013490A JPH1013490A (ja) | 1998-01-16 |
| JP2790175B2 true JP2790175B2 (ja) | 1998-08-27 |
Family
ID=15821456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8165916A Expired - Fee Related JP2790175B2 (ja) | 1996-06-26 | 1996-06-26 | 速度整合方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790175B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314354B1 (ko) * | 1999-09-17 | 2001-11-15 | 김진찬 | 수요밀집형 광가입자 전송장치에 있어서 종합정보통신망의 기본속도정합장치 |
-
1996
- 1996-06-26 JP JP8165916A patent/JP2790175B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1013490A (ja) | 1998-01-16 |
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