KR100285549B1 - 동기프로세서의 메모리 접속회로 - Google Patents

동기프로세서의 메모리 접속회로 Download PDF

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Abstract

본 발명은 동기 프로세서에서의 메모리 접속회로에 관한 것으로, 특히 소정 비트의 데이타 버스를 수용하여 데이타 처리하는 동기 프로세서가 해당 데이타 버스보다 작은 데이타 버스 폭을 갖는 메모리장치에 대하여 데이타를 입출력하는 경우 소프웨어적인 부담없이 해당 메모리장치에 대해 효율적으로 데이타를 입출력할 수 있도록 하는 동기 프로세서의 메모리 접속회로에 관한 것이다.
종래에 사용하던 동기 프로세서의 메모리 데이타 입출력장치에서는 32비트 데이타 처리용의 동기 프로세서가 32비트 메모리장치를 억세스할때는 문제가 없지만, 16비트 또는 8비트 메모리장치를 억세스하는 경우는 4n+2 또는 4n+3 방식으로 이루어지는 어드레스 증가를 위해서 동기 프로세서가 곱셈 연산을 계속적으로 수행하여야 하므로, 시스템 제어용으로 사용되는 동기 프로세서의 부하를 증가시켜 시스템 성능을 저하시키게 되는 문제점이 있다.
본 발명은 소정 비트의 데이타 버스를 수용하여 데이타 처리하는 동기 프로세서가 해당 데이타 버스 보다 작은 데이타 버스 폭을 갖는 메모리장치에 대하여 데이타를 입출력하는 경우 소프웨어적인 부담없이 해당 메모리장치에 대해 효율적으로 데이타를 입출력하므로 시스템의 성능을 향상하게 된다.

Description

동기프로세서의 메모리 접속회로
본 발명은 동기 프로세서에서의 메모리 접속회로에 관한 것으로, 특히 소정 비트의 데이타 버스를 수용하여 데이타 처리하는 동기 프로세서가 해당 데이타 버스보다 작은 데이타 버스 폭을 갖는 메모리장치에 대하여 데이타를 입출력하는 경우 소프웨어적인 부담없이 해당 메모리장치에 대해 효율적으로 데이타를 입출력할 수 있도록 하는 동기 프로세서의 메모리 접속회로에 관한 것이다.
일반적으로 소정 비트의 데이타 버스를 수용하여 데이타를 처리하는 동기 프로세서가 해당 데이타 버스 보다 작은 데이타 버스폭을 갖는 메모리장치에 대하여 데이타를 입출력하기 위해서는 데이타 버스 폭의 차이를 조정하여 데이타를 입출력해주는 메모리 접속회로가 필요하다.
즉, 동기 프로세서의 데이타 버스폭이 32비트인 경우에 동기 프로세서가 32비트 메모리장치를 억세스할때는 데이타를 바이트 단위로 입출력하는 바이트 오퍼레이션과, 데이타를 워드(2바이트) 단위로 입출력하는 워드 오퍼레이션과, 데이타를 4바이트 단위로 입출력하는 롱워드 오퍼레이션이 가능하고, 메모리장치의 어드레스 증가는 0, 1, 2, 3‥‥‥‥‥, n-2, n-1, n 과같은 방식으로 이루어지는데, 동기 측에서 본 메모리장치의 어드레스와 실제 메모리장치의 어드레스는 동일성을 가진다.
그러나, 32비트 데이타 버스폭을 가진 동기 프로세서가 그 보다 버스폭이 좁은 16비트나 8비트 메모리장치를 억세스하고자 하는 경우에는 동기 프로세서측에서 사용 가능한 어드레스는 제약성을 갖는다. 즉, 16비트 메모리장치인 경우에 어드레스 증가는 2, 6, A‥‥‥‥‥, 4n+2 (n = 0, 1, 2‥‥‥) 과 같이 이루어지고, 8비트인 경우에 어드레스 증가는 3, 7, B‥‥‥‥4n+3 (n = 0, 1, 2‥‥) 과 같이 이루어진다. 즉, 동기 프로세서는 자신이 가진 데이타 버스폭을 하나의 사이클에 모두 구동함으로써 이상과 같은 오버헤드가 발생하므로 데이타 버스 폭의 차이를 조정하여 데이타를 입출력 해주는 메모리 접속회로가 필요하다.
종래에 사용되던 동기 프로세서의 메모리 데이타 입출력장치에서는 제1도에 도시된 바와같이 32비트 메모리장치(6)는 동기 프로세서(1)의 모든 데이타 버스에 연결되고, 16비트와 8비트 메모리장치(7),(8)와의 연결은 해당 메모리장치(7),(8)의 데이타 버스 폭 만큼만 되어 있다. 만약, 동기 프로세서(1)가 8비트 메모리장치(8)의 첫 번째 어드레스에 임의의 1바이트 데이타를 기록하고자 할 때, 동기 프로세서(1)는 4n+3의 어드레스 증가에 의해서 ″3″이라는 어드레스를 출력해서 해당 데이타를 기록해야 하며 그 다음의 데이타는 ″7″이라는 어드레스에 할당된다. 또한, 16비트 메모리장치(7)의 경우에도 위와 유사한 방식으로 데이타를 기록하는데, 임의의 1워드(2바이트) 데이타를 16비트 메모리장치(7)의 첫 번째 어드레스에 기록하기 위해서는 동기 프로세서(1)는 ″2″라는 어드레스를 출력해야 하며, 그 다음의 데이타는 4n+2의 어드레스 증가에 근거하여 ″6″이라는 어드레스에 1워드의 데이타가 할당된다.
이상과 같은 동기 프로세서의 메모리 데이타 입출력장치에서는 동기 프로세서(1)가 32비트 메모리장치(6)를 억세스할때는 문제가 없지만, 16비트 또는 8비트 메모리장치(7),(8)를 억세스하는 경우는 4n+2 또는 4n+3 방식으로 이루어지는 어드레스 증가를 위해서 동기 프로세서(1)가 곱셈 연산을 계속적으로 수행하여야 하므로, 시스템 제어용으로 사용되는 동기 프로세서(1)의 부하를 증가시켜 시스템 성능을 저하시키게 되는 문제점이 있다
본 발명은 상술한 바와같은 문제점을 해결하기 위하여 안출된 것으로, 소정 비트의 데이타 버스를 수용하여 데이타 처리하는 동기 프로세서가 해당 데이타 버스 보다 작은 데이타 버스 폭을 갖는 메모리장치에 대하여 데이타를 입출력하는 경우 소프웨어적인 부담없이 해당 메모리장치에 대해 효율적으로 데이타를 입출력할 수 있도록 하는 동기 프로세서의 메모리 접속회로를 제공하는데 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명의 특징은, 동기 프로세서가 자신의 데이타 버스 폭 보다 좁은 데이타 폭을 갖는 메모리장치에 대하여 데이타를 입출력하기 위한 동기 프로세서의 메모리 접속회로에 있어서, 제1 비트수의 데이타버스를통해 상기 동기 프로세서에 대해 입출력되는 데이타를 제어신호에 따라 양방향으로전달하는 제1 양방향 버퍼 수단과; 상기 제1 양방향 버퍼를 통해 인가되는 제1 비트수의 데이타를 제어신호에 따라 다중화하여 제2 비트수의 데이타로 변환해서 출력하는 다중화수단과; 인가받은 제2비트수의 데이타를 제어신호에 따라 역다중화하여 제1비트수의 데이타로 변환시켜 상기 제1 양방향 버퍼 수단에 출력하는 역다중화수단과; 제어신호에 따라 동작하여, 상기 다중수단으로부터 인가되는 제2비트수의데이타를 상기 메모리장치에 인가하고 상기 메모리장치로부터 인가되는 제2비트수의 데이타를 상기 역다중화 수단에 출력하는 제2 양방향 버퍼 수단과; 상기 동기 프로세서로부터 인가되는 신호에 따라 제어신호를 생성하여 출력하여 상기 제1 및 제2 양방향 버퍼 수단, 상기 다중화수단 및 상기 역다중화수단의 동작을 제어하는 콘트롤러 수단을 포함하는데 있다.
한편, 상기 콘트롤러 수단은 동기 프로세서로부터 인가되는 어드레스의 최하위 소정비트와 사이즈 신호에 근거하여 상기 다중화수단과 역다중화수단의 동작을 제어한다.
제1도는 종래 동기 프로세서의 메모리 접속회로의 구성도.
제2도는 본 발명에 따른 동기 프로세서의 메모리 접속회로의 구성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 동기 프로세서 12 : 양방향 버퍼
13, 14 : 다중화부 15 : 콘트롤러
16 : 역다중화부 17, 18 : 양방향 버퍼
19 : 8비트 메모리장치 20 : 16비트 메모리장치
본 발명에 따른 동기 프로세서의 메모리 접속회로는 제2도에 도시된 바와같이 동기 프로세서(11), 양방향 버퍼(12), 다중화부(13, 14), 콘트롤러(15), 역다중화부(16). 양방향 버퍼(17, 18) 및 8비트 메모리장치(19), 16비트 메모리장치(20)를 연결하여 구성된다. 양방향 버퍼(12)는 32비트 데이타버스를 통해 동기 프로세서(11)에 대해 입출력되는 데이타를 콘트롤러(15)의 제어신호에 따라 양방향으로 전달한다. 다중화부(13)는 양방향 버퍼(12)를 통해 인가되는 32비트 데이타를 콘트롤러(15)로 부터의 제어신호에 따라 다중화하여 8비트 데이타로 변환해서 양방향 버퍼(17)측에 출력하고, 다중화부(14)는 양방향 버퍼(12)를 통해 인가되는 32비트 데이타를 콘트롤러(15)로 부터의 제어신호에 따라 다중화하여 16비트 데이타로 변환해서 양방향 버퍼(18)측에 출력한다. 양방향 버퍼(17)는 콘트롤러(15)로부터 인가되는 제어신호에 따라 동작하여, 다중화부(13)로부터 인가되는 8비트 데이타를 8비트 메모리장치(19)에 인가하고, 8비트 메모리장치(19)로부터 인가되는 8비트 데이타를 역다중화부(16)측에 출력한다. 양방향 버퍼(18)는 콘트롤러(15)로부터 인가되는 제어신호에 따라 동작하여, 다중화부(14)로부터 인가되는 16비트 데이타를 16비트 메모리장치(20)에 인가하고, 16비트 메모리장치(20)로부터 인가되는 16비트 데이타를 역다중화부(16)측에 출력한다. 또한, 역다중화부(16)는 8비트 메모리장치 (19)로부터 인가되는 8비트 데이타를 콘트롤러(15)로 부터의 제어신호에 따라 역다중화하여 32비트 데이타로 변환시켜 양방향 버퍼(12)측에 출력하고, 16비트 메모리장치(20)로부터 인가되는 16비트 데이타를 콘트롤러(15)로 부터의 제어신호에 따라 역다중화하여 32비트 데이타로 변환시켜 양방향 버퍼(12)측엔 출력한다. 그리고, 콘트롤러(15)는 동기 프로세서(11)로부터 인가되는 신호에 따라 제어신호를 생성하여 출력함으로써 양방향 버퍼(12, 17, 18), 다중화부(13, 14) 및 역다중화부(16)의 동작을 제어한다.
한편, 동기 프로세서(11)는 하나의 사이클에 32비트 데이타 버스 모두를 구동하더라도 각 메모리장치(19, 20)의 전체 어드레스를 억세스할 수 있게된다. 즉, 동기 프로세서(11)가 메모리장치(19, 20) 중의 어느것을 억세스하더라도 출력되는 어드레스의 증가는 0, 1, 2, 3‥‥‥‥‥, n-1, n 방식으로 이루어지는 구조가 된다. 그리고, 콘트롤러(15)가 다중화부(13, 14)와 역다중화부(16)를 제어하는 경우, 동기 프로세서(11)로부터 인가되는 어드레스의 최하위 2비트와 사이즈 신호(데이타의 입출력 단위를 지정함)에 따라 다중화부(13, 14)와 역다중화부(16)측에 제어신호를 출력함으로써 다중화 및 역다중화 동작을 제어한다.
예를들어, 동기 프로세서(11)측의 32비트 데이타를 다중화부(13)에 의해 다중화하여 8비트의 메모리장치(19)측에 출력하는 경우, 콘트롤러(15)는 32비트 입력을 8비트로 변환하여 출력함을 지시하는 사이즈신호와, 32비트를 4개의 8비트 단위로 구분했을 때 어느 8비트 단위에 해당하는지를 구분하여 주는 어드레스의 최하위 2비트를 다중화부(13)에게 출력하는데, 이때 다중화부(13)는 양방향 버퍼(12)를 통해 입력받은 32비트를 사이즈신호에 의거하여 8비트로 다중화하되 양방향 버퍼(12)를 통해 인가되는 32비트 데이타를 8비트로 다중화함에 있어 어드레스 최하위 2비트에 의거하여 구분되는 4개의 8비트 단위 데이타를 한번에 다중화 한다. 또한, 동기 프로세서(11)측의 32비트 데이타를 다중화부(14)엔 의해 다중화하여 16비트의 메모리장치(20)측에 출력하는 경우, 콘트롤러(15)는 32비트 입력을 16비트로 변환하여 출력함을 지시하는 사이즈신호와, 32비트를 2개의 16비트 단위로 구분했을 때어느 16비트 단위에 해당하는지를 구분하여 주는 어드레스의 최하위 2비트를 다중화부(14)에게 출력하는데, 이때 다중화부(14)는 양방향 버퍼(12)를 통해 입력받은 32비트를 사이즈신호에 의거하여 16비트로 다중화하되 양방향 버퍼(12)를 통해 인가되는 32비트 데이타를 16비트로 다중화함에 있어 어드레스 최하위 2비트에 의거하여 구분되는 2개의 16비트 단위 데이타를 한번에 다중화 한다.
그리고, 8비트의 메모리장치(19)측의 8비트 데이타를 역다중화부(16)에 의해역다중화하여 32비트로 동기 프로세서(11)측에 출력하는 경우, 콘트롤러(15)는 8비트 입력을 32비트로 변환하여 출력함을 지시하는 사이즈신호와, 32비트를 4개의 8비트 단위로 구분했을 때 어느 8비트 단위에 해당하는지를 구분하여 주는 어드레스의 최하위 2비트를 역다중화부(16)에게 출력하는데, 이때 역다중화부(16)는 양방향버퍼(17)를 통해 입력받은 8비트를 사이즈신호에 의거하여 32비트로 역다중화하되양방향 버퍼(17)를 통해 인가되는 8비트 데이타를 32비트로 역다중화함에 있어 어드레스 최하위 2비트에 의거하여 구분되는 4개의 8비트 단위 데이타를 한번에 역다중화한다. 16비트의 메모리장치(20)측의 16비트 데이타를 역다중화부(16)에 의해 역다중화하여 32비트로 동기 프로세서(11)측에 출력하는 경우, 콘트롤러(15)는 16비트 입력을 32비트로 변환하여 출력함을 지시하는 사이즈신호와, 32비트를 2개의 16비트 단위로 구분했을 때 어느 16비트 단위에 해당하는지를 구분하여 주는 어드레스의 최하위 2비트를 역다중화부(16)에게 출력하는데, 이때 역다중화부(16)는 양방향 버퍼(18)를 통해 입력받은 16비트를 사이즈신호에 의거하여 32비트로 역다중화하되 양방향 버퍼(18)를 통해 인가되는 16비트 데이타를 32비트로 역다중화함에있어 어드레스 최하위 2비트에 의거하여 구분되는 2개의 16비트 단위 데이타를 한번에 역다중화한다.
이상과 같이 구성된 본 발명의 메모리 접속회로는 다양한 데이타 버스 폭을 가진 메모리장치와의 접속을 가능케 하는데, 8비트. 또는 16비트 메모리장치(19, 20)의 데이타 버스 폭이 동기 프로세서(11)측 데이타 버스의 폭 보다 작더라도 다중화부(13, 14)와 역다중화부(16)를 통과하면 메모리장치(19, 20)에 대하여 데이타를 입출력할 수 있다. 물론, 동기 프로세서(11)가 수행할 명령어의 종류에 따라 바이트 오퍼레이션, 워드 오퍼레이션, 롱워드 오퍼레이션이 가지는 버스 사이클 수는다르지만 다중화부(13, 14)와 역다중화부(16)는 버스 사이플에 상당히 영향을 미친다. 예를들면, 동기 프로세서(11)가 16비트 메모리장치(20)에서 10개의 데이타를 읽어들인다고 할 때, 워드 데이타 자체를 읽는 버스 사이클 수는 10개 이지만 그 오퍼레이션에 관여되는 명령어 수행 사이클은 CISC(Complex Instruction Set Computing) 계열의 프로세서의 경우 15개 내지 18개의 버스 사이클이 필요한데, 다중화부(13, 14)와 역다중화부(16)를 사용하면 32비트 단위로 데이타를 처리하는 롱워드 오퍼레이션이 가능하므로 10개의 워드 데이터(16비트 단위 데이타)를 읽어들이는 사이클 수는 종래의 기술에 비교하여 크게 감소된다. 즉, 종래에는 동기 프로세서가 수행할 수 있는 오퍼레이션의 형태는 16비트 메모리장치의 경우에는 16비트 단위로 데이타를 처리하는 워드 오퍼레이션과 8비트 단위로 데이타를 처리하는 바이트 오퍼레이션 만이 가능하고, 8비트 메모리장치의 경우에는 8비트 단위로 데이타를 처리하는 바이트 오퍼레이션 만이 가능하였으나, 본 발명에서는 다중화부(13, 14)와 역다중화부(16)를 사용함으로써 동기 프로세서(11)가 메모리장치(19, 20)의 데이타 버스 폭에 무관하게 32비트 단위로 데이타를 처리하는 롱워드 오퍼레이션이 가능하기 때문에 워드 데이타를 읽어들이는 사이클 수는 대폭 감소된다.
본 발명에서는 이와같이 명령어의 갯수가 대폭 감소됨에 기인하여 성능의 향상을 가져오게 된다. 더욱 상세히 말하면, 명령어의 갯수를 감소시킴으로써 버스의 사이클과 사이클 사이의 버스 대기시간 까지 감소시키는 효과를 가져옴으로써 동기 프로세서(11)의 입장에서 보면 8비트 또는 16비트 메모리장치(19, 20)가 자신과 동일한 데이타 버스폭을 가진 메모리장치를 접속하는 것과 동일한 결과를 가지므로, 동기 프로세서(11)가 데이타 버스폭이 다른 8비트 또는 16비트 메모리장치(19, 20)에 대해 데이타를 입출력하기 위하여 종래와 같이 어드레스를 위한 곱셈 연산을 하지 않아도되어 동기 프로세서(11)의 소프트웨어적인 부담을 감소시킨다.
이상 설명한 바와같이, 본 발명은 소정 비트의 데이타 버스를 수용하여 데이타 처리하는 동기 프로세서가 해당 데이타 버스 보다 작은 데이타 버스 폭을 갖는 메모리장치에 대하여 데이타를 입출력하는 경우 소프웨어적인 부담없이 해당 메모리장치에 대해 효율적으로 데이타를 입출력하므로 시스템의 성능을 향상하게 된다.

Claims (2)

  1. 동기 프로세서가 자신의 데이타 버스 폭 보다 좁은 데이타 폭을 갖는 메모리장치에 대하여 데이타를 입출력하기 위한 동기 프로세서의 메모리 접속회로에 있어서, 제1비트수의 데이타버스를 통해 상기 동기 프로세서에 대해 입출력되는 데이타를 제어신호에 따라 양방향으로 전달하는 제1 양방향 버퍼 수단과; 상기 제1 양방향 버퍼를 통해 인가되는 제1 비트수의 데이타를 제어신호에 따라 다중화하여 제2 비트수의 데이타로 변환해서 출력하는 다중화수단과; 인가받은 제2비트수의 데이타를 제어신호에 따라 역다중화하여 제1비트수의 데이타로 변환시켜 상기 제1 양방향 버퍼수단에 출력하는 역다중화수단과; 제어신호에 따라 동작하여, 상기 다중수단으로부터 인가되는 제2비트수의 데이타를 상기 메모리장치에 인가하고 상기 메모리장치로 부터 인가되는 제2비트수의 데이타를 상기 역다중화 수단에 출력하는 제2 양방향 버퍼 수단과; 상기 동기 프로세서로부터 인가되는 신호에 따라 제어신호를 생성하여 출력하여 상기 제1 및 제2 양방향 버퍼 수단, 상기 다중화수단 및 상기 역다중화수단의 동작을 제어하는 콘트롤러 수단을 포함하는 것을 특징으로 하는 동기 프로세서의 메모리 접속회로.
  2. 제1항에 있어서, 상기 콘트롤러 수단은 동기 프로세서로부터 인가되는 어드레스의 최하위 소정비트와 사이즈 신호에 근거하여 상기 다중화수단과 역다중화수단의 동작을 제어하는 것을 특징으로 하는 동기 프로세서의 메모리 접속회로.
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