JPH08123719A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 処理系のハードウェア構成を簡素化し、入出
力装置を任意の系に含めて制御する。 【構成】 プロセッサ５が入出力装置４Ａの入出力制御
部１１をアクセスするとき、内部バス９に対し、その処
理系Ｘ１のアドレス空間に割り付けた入出力制御部１１
用のアクセスアドレスを出力する。処理系Ｘ１のバス制
御装置７はこれをシステムバス上のアドレス空間に割り
付けた入出力制御部１１のアクセスアドレスに変換し、
入出力装置４Ａのバス制御装置１２はこれを逆変換して
もとに戻す。系選択スイッチを操作すれば、任意の入出
力装置を自己の系のアドレス空間に割り付けることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の処理系によって
システムバスを介して任意の入出力装置を制御する情報
処理装置に関する。

【０００２】

【従来の技術】メモリや入出力装置等の資源を共有して
それぞれ所定の演算処理を実行するマルチプロセッサシ
ステムや、制御動作の信頼性を確保するために多重化さ
れたプロセッサシステムでは、複数の処理系がシステム
バスを介して共有メモリ等と接続され一定の処理を実行
する。各処理系には、その処理系を制御するプロセッサ
とローカルメモリやその処理系に制御される入出力装置
等が設けられ、これらが内部バスを介して相互に接続さ
れている。このような構成の従来の情報処理装置におい
ては、各処理系のプロセッサは各処理系に属するローカ
ルメモリや入出力装置をアクセスする一方、システムバ
スを介して共有メモリをアクセスし一定の処理を実行す
る。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
な従来の情報処理装置には次のような解決すべき課題が
あった。従来の情報処理装置においては、上記のように
各系ごとにプロセッサとローカルメモリと入出力装置と
を専有して制御する。従って、制御対象となる入出力装
置が多ければ、内部バスやその接続のためのインタフェ
ース等、ハードウェア構成が複雑になる。しかも、万一
その系を制御するプロセッサやローカルメモリに何らか
の障害が発生した場合にはその系全体の動作が停止し、
その系に含まれる入出力装置等も機能を停止してしまう
という問題があった。

【０００４】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。本発明の情報処理装置
は、システムバスに対してそれぞれ接続された、複数の
処理系と、これらの処理系に共通にアクセスされる共有
メモリと、少なくとも１台の入出力装置とを備え、各処
理系は、内部バスに対してそれぞれ接続された、プロセ
ッサと、ローカルメモリと、バス制御装置とを備える。
各処理系のプロセッサは、ローカルメモリと、システム
バスに接続された共有メモリと任意の入出力装置とを、
自己がアクセスするためのアドレス空間に割り付ける。
バス制御装置は、プロセッサが内部バスに対して出力し
たアクセスアドレスが、システムバスに接続された共有
メモリ又は入出力装置をアクセスするものの場合、当該
内部バス上のアクセスアドレスとシステムバス上のアク
セスアドレスの間の相互アドレス変換を行う。入出力装
置には、システムバス上のアクセスアドレスと内部バス
上のアクセスアドレスの間の相互アドレス変換を行う、
バス制御装置を備える。

【０００５】

【作用】プロセッサが入出力装置の入出力制御部をアク
セスするとき、内部バスに対し、その処理系のアドレス
空間に割り付けた入出力制御部用のアクセスアドレスを
出力する。処理系のバス制御装置はこれをシステムバス
上のアドレス空間に割り付けた入出力制御部のアクセス
アドレスに変換し、入出力装置のバス制御装置はこれを
逆変換してもとに戻す。系選択スイッチを操作すれば、
任意の入出力装置を自己の系のアドレス空間に割り付け
ることができる。

【０００６】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明の情報処理装置実施例を示すブ
ロック図である。システムバス１に接続された各処理系
Ｘ１，Ｘ２は、本発明では内部構成を簡単にするため、
プロセッサ５と、ローカルメモリ６と、バス制御装置７
により構成される。更に、処理系Ｘ１が処理対象とする
入出力装置４Ａは、本発明ではシステムバス１を介して
接続されている。なお、この他にシステムバス１には別
の処理系Ｘ２と共有メモリ３及び入出力装置４Ｂ，４Ｃ
が接続されている。また、この実施例では、処理系Ｘ１
が例えば入出力装置４Ａと４Ｂを制御し、処理系Ｘ２が
入出力装置４Ｃを制御するものとする。

【０００７】ここで、処理系Ｘ１は内部バス９に対しプ
ロセッサ５、ローカルメモリ６、バス制御装置７が接続
されたものである。このバス制御装置７には、後で説明
する選択制御のための系選択スイッチ８が接続されてい
る。なお、処理系Ｘ２も全く同様の構成をしているが、
この図では図面を簡略化するため、その説明は省略し
た。入出力装置４Ａは、バス制御装置１２と、系選択ス
イッチ１３と、入出力制御部１１から構成される。その
他の入出力装置４Ｂ，４Ｃもほぼ同様の構成であるが、
入出力装置４Ａのみを代表させてその具体的なブロック
を図示した。

【０００８】以上のような情報処理装置は、システムバ
ス１に対して接続された処理系Ｘ１と処理系Ｘ２が、そ
れぞれ自己の管理するアドレス空間の中で、ローカルメ
モリ６や共有メモリ３あるいは入出力装置４Ａ〜４Ｃを
アクセスして一定の処理を実行する。ローカルメモリ６
はプロセッサ５が専有してアクセスできるメモリであ
る。バス制御装置７は、図１の下側に示すように、内部
バス用のアクセスアドレス１５とシステムバス用のアク
セスアドレス１６との間の相互アドレス変換を行う部分
である。

【０００９】このアドレス変換は、バス制御装置７の内
部に格納されたアドレス変換テーブル２０−１や２０−
２により実行される。これは変換対象のアドレスを一対
一で対応させたテーブルデータから構成される。入出力
装置４Ａに設けられたバス制御装置１２もほぼ同様の構
成のアドレス変換機能を持つ部分である。このため、こ
の図ではバス制御装置７とこれに接続された系選択スイ
ッチ８のみを代表として表示した。

【００１０】図２には、本発明の装置のアドレス空間説
明図を示す。図の左側には処理系Ｘ１のアドレス空間を
示し、中央にはシステムバス１のアドレス空間、右側に
は処理系Ｘ２のアドレス空間を示した。処理系Ｘ１のア
ドレス空間は、例えばこの図に示すように０番地〜ｋ番
地までがローカルメモリ空間、ｋ番地〜ｍ番地までは入
出力装置空間、ｍ番地〜ｎ番地までは共有メモリ空間と
いうようにアドレスが割り付けられている。図の右側に
示した処理系Ｘ２のアドレス空間も全く同一である。

【００１１】これに対して、図の中央に示したシステム
バス１のアドレス空間は、０番地〜ａ番地までが処理系
Ｘ１のローカルメモリ空間、ａ番地〜ｂ番地までが処理
系Ｘ２のローカルメモリ空間、ｂ番地〜ｃ番地までが処
理系Ｘ１の入出力装置空間、ｃ番地〜ｄ番地までは処理
系Ｘ２の入出力装置空間、ｄ番地〜ｅ番地までは共有メ
モリ空間というようにアドレスが割り付けられている。
従って、処理系Ｘ１のアドレス空間と処理系Ｘ２のアド
レス空間とはそのまま１対１でシステムバス１のアドレ
ス空間のいずれかのブロックに写像されている。この間
のアドレスの変換を、図１に示したバス制御装置７や１
２が実行する。上記のように、各処理系内部のアドレス
空間ではアクセスアドレスの値が互いに一致して区別が
できないが、システムバスのアドレス空間上では、それ
ぞれ別々のアドレスとして認識される。その結果、本発
明の情報処理装置では次のような動作が可能となる。

【００１２】まず、図１に示した処理系Ｘ１が入出力装
置４Ａ，４Ｂと共有メモリ４とを自己の処理系に割り付
けたとする。この場合、図２に示すシステムバス１のア
ドレス空間のｄ番地〜ｅ番地を、処理系Ｘ２と同様の共
有メモリのアドレス空間とする一方、システムバス１の
アドレス空間のｂ番地〜ｃ番地に処理系Ｘ１が入出力装
置４Ａ，４Ｂをアクセスするためのアドレス空間を割り
付ける。なお、このようにしていずれかの入出力装置が
いずれかの処理系に含まれるようにアドレスを割り付け
られた場合には、その処理系からのみアクセスされるも
のとする。なお、処理系Ｘ２は共有メモリ３及び入出力
装置４Ｃを自己の系に含めるように、アドレスを割り付
けているものとする。

【００１３】ここで、処理系Ｘ１のプロセッサ５が入出
力装置４Ａの入出力制御部１１にアクセスする場合を考
える。このとき、プロセッサ５は内部バス９上に内部バ
ス用のアクセスアドレス、即ち処理系Ｘ１のアドレス空
間上に設定された入出力制御部１１のアクセスアドレス
を出力する。そのアドレスはバス制御装置７に認識され
る。バス制御装置７は、このアクセスアドレスが入出力
制御部１１をアクセスするアドレスであると認識する
と、アドレス変換テーブル２０−１を参照して、内部バ
ス９用のアクセスアドレス１５からシステムバス１用の
アクセスアドレス１６にアドレス変換をする。

【００１４】そのアドレス信号はシステムバス１に送り
出され、入出力装置４Ａのバス制御装置１２に認識され
る。このバス制御装置１２は、アクセスアドレスが入出
力制御部１１のものであると認識するとこれを取り込
み、システムバス１用のアクセスアドレス１６から処理
系Ｘ１の内部バス９用のアクセスアドレス１５に変換す
る。こうして、入出力制御部１１は、プロセッサ５が出
力した内部バス９用のアクセスアドレス１５を用いてア
クセスされる。逆の方向のアクセスの場合には、バス制
御装置１２が内部バス用のアクセスアドレス１５からシ
ステムバス用のアクセスアドレス１６にアドレス変換
し、処理系Ｘ１のバス制御装置７がシステムバス用のア
クセスアドレス１６から内部バス用のアクセスアドレス
１５にアドレス変換をするよう動作する。

【００１５】即ち、例えば入出力装置４Ａの入出力制御
部１１が処理系Ｘ１のローカルメモリ６にアクセスする
場合を考える。この場合、入出力制御部１１が入出力装
置４Ａのバス制御装置１２に対し処理系Ｘ１の内部バス
用のアクセスアドレス１５を渡す。バス制御装置１２は
これをシステムバス用のアクセスアドレス１６に変換し
てシステムバス１に出力する。処理系Ｘ１のバス制御装
置７はシステムバス１上のアクセスアドレスをローカル
メモリ６をアクセスするためのアドレスと認識し、今度
はそのシステムバス用のアクセスアドレス１６を内部バ
ス用のアクセスアドレス１５に変換する。こうして、入
出力制御部１１とローカルメモリ６との間の相互アクセ
スが可能となる。

【００１６】本発明の情報処理装置では、システムバス
１に対し任意の数の入出力装置を接続することができ、
任意の入出力装置を任意の処理系の制御下に含めること
ができる。これには、バス制御装置７や１２に、予め上
記のようなアドレス変換機能を持つ複数のアドレス変換
テーブルを設けておき、その切り換えを行ってアドレス
空間を選択する。図１に示す系選択スイッチ８や１３は
そのような切り換え制御をする。即ち、例えばこの系選
択スイッチ８をオンにすれば、アドレス変換テーブル２
０−１が有効になり、ここに設定されたアドレス空間に
おいて変換処理が行われる。この場合には、例えば入出
力装置４Ａを処理系Ｘ１の制御下に含めるものとする。
一方、系選択スイッチ８をオフにすると、アドレス変換
テーブル２０−２が有効になり、アドレス変換テーブル
２０−１は無効になる。この場合には、例えば入出力装
置４Ｂが処理系Ｘ１の制御下に含められる。このように
して切り換えを行って、自由に入出力装置の系への取込
みあるいは切離しを行うことが可能になる。この系選択
スイッチ８や１３は、係員が処理系Ｘ１，Ｘ２を立ち上
げる前に操作する。

【００１７】次の実施例は、上記のような系の選択をプ
ロセッサが行うようにしたところを示す。図３に、本発
明の装置の系選択動作説明図を示す。この実施例では、
上記処理系Ｘ１，Ｘ２や入出力装置４Ａ〜４Ｃに設けた
系選択スイッチ８や１３を、系選択レジスタ１８に置き
換える。この系選択レジスタ１８に格納される系選択用
のデータは、共有メモリ３に設定された所定の領域に書
き込まれて系選択レジスタ１８に転送されるものとす
る。即ち、図３に示す処理系Ｘ１のプロセッサ５−１と
処理系Ｘ２のプロセッサ５−２は、それぞれ共有メモリ
３に系選択データを書き込むことによって、この系選択
レジスタ１８の内容を書き換えることができる。例え
ば、そのデータを２ビットとすれば、図に示すように、
“００”、“０１”、“１０”、“１１”の４種類の選
択が可能となる。これらの数値に対してアドレス変換テ
ーブル２０−１，２０−２，２０−３，２０−４が用意
されている。従って、系選択レジスタ１８を“００”と
いう内容で設定すると、アドレス変換テーブル２０−１
が有効となり、例えば処理系Ｘ１は入出力装置４Ａと４
Ｂとを自己の系に含めて制御することができる。

【００１８】ここで、例えば処理系Ｘ１に何らかの障害
が発生した場合を考える。この場合には、処理系Ｘ１に
含められて制御されていた入出力装置４Ａ，４Ｂは、こ
のままでは制御が不可能になり動作を停止する。そこ
で、処理系Ｘ２のプロセッサ５−２が自己の系選択レジ
スタ１８と入出力装置４Ａ，４Ｂの系選択レジスタ１８
を同時に操作し、その選択情報を切り換える。これによ
って、入出力装置４Ａと入出力装置４Ｂは、処理系Ｘ２
の制御下に含められる。こうして、入出力装置４Ａ，４
Ｂの動作制御を継続させることができる。

【００１９】図１に示す実施例と図３に示す実施例の違
いは、係員が手動操作によって系の切り換えを行うか、
プロセッサが自動的に系の切り換えを行うかの点にあ
る。以上のように構成すると、各処理系は単にプロセッ
サ５と、ローカルメモリ６と、バス制御装置７とを接続
するための内部バス９のみを設ければよく、入出力装置
等との接続を必要としないため、比較的簡単なハードウ
ェアにより構成できる。しかも、バス制御装置７や１２
によるアドレスの変換及び逆変換によってシステムバス
１に接続された任意の入出力装置が自己の系に取り込ま
れて制御できる。更に、必要に応じて自己の系から切り
離すこともできる。このため、複数の系によってシステ
ムを運用する場合に、各資源を有効にしかも障害をカバ
ーし合いながら操作できる。

【００２０】図４〜図６には、本発明の効果を説明する
ための簡単な比較例を示した。図４は、システムバス１
に対し３台の処理系Ｘ１，Ｘ２，Ｘ３が接続され、共有
メモリ３が接続された例を示す。また、図５には、その
うちの例えば処理系Ｘ１の構成を図示した。この図５に
示すように、処理系Ｘ１には、ローカルバス１９を介し
てプロセッサ５、ローカルメモリ６及び３台の入出力装
置４Ａ，４Ｂ，４Ｃが接続されている。このような構成
にすると、入出力装置４Ａ，４Ｂ，４Ｃを接続するため
の大規模なローカルバス１９を必要とし、ハードウェア
が複雑かつ高価になる。

【００２１】図６には、比較例のアドレス空間説明図を
示す。上記のような比較例の情報処理装置によれば、こ
の図に示すように、処理系Ｘ１のアドレス空間、Ｘ２の
アドレス空間、Ｘ３のアドレス空間が、それぞれ０番地
〜ｋ番地をローカルメモリ空間、ｋ番地〜ｍ番地を入出
力装置空間とし、ｍ番地〜ｎ番地を共有メモリ空間とい
う割り付けとされる。ここで、例えば処理系Ｘ１に障害
が発生した場合、入出力装置のアドレス空間はその系の
ｋ番地〜ｍ番地に設定されており、他の処理系Ｘ２，Ｘ
３からアクセスすることができない。従って、処理系Ｘ
１の制御下にある入出力装置の制御はその後不能とな
る。もちろん、各処理系にそれぞれ入出力装置を専用に
設けるためハードウェアも増大する。このような比較例
と比べた場合に、本発明の装置は処理系の構成及び入出
力装置の柔軟な系選択切り換えが可能という格別の効果
がある。

【００２２】本発明は以上の実施例に限定されない。シ
ステムバス上に接続された処理系の数は任意でよく、ま
た共有メモリの数や入出力装置の数も少なくとも１台以
上任意の数でよい。また、アドレス変換を行うバス制御
装置や系選択スイッチの具体的な構成は、同様の機能を
持つ自由な機能ブロックに置き換えて差し支えない。

【００２３】

【発明の効果】以上説明した本発明の情報処理装置は、
システムバスに対してそれぞれ接続された、複数の処理
系と、これらの処理系に共通にアクセスされる共有メモ
リと、少なくとも１台の入出力装置とを備え、各処理系
は、内部バスに対してそれぞれ接続された、プロセッサ
と、ローカルメモリと、バス制御装置とを備え、各処理
系のプロセッサは、ローカルメモリと、システムバスに
接続された共有メモリと任意の入出力装置とを、自己が
アクセスするためのアドレス空間に割り付け、バス制御
装置は、プロセッサが内部バスに対して出力したアクセ
スアドレスが、システムバスに接続された共有メモリ又
は入出力装置をアクセスするものの場合、当該内部バス
上のアクセスアドレスとシステムバス上のアクセスアド
レスの間の相互アドレス変換を行い、入出力装置には、
システムバス上のアクセスアドレスと内部バス上のアク
セスアドレスの間の相互アドレス変換を行う、バス制御
装置を備えたので、各処理系のハードウェア構成を簡素
化し、システムバスに接続された入出力装置を自由に任
意の処理系の制御下におくことができる。従って、処理
系相互の障害対策も容易に行えるといった効果がある。

【図面の簡単な説明】

【図１】本発明の情報処理装置実施例を示すブロック図
である。

【図２】本発明の装置のアドレス空間説明図である。

【図３】本発明の系選択動作説明図である。

【図４】比較例の情報処理装置ブロック図である。

【図５】比較例の処理系ブロック図である。

【図６】比較例のアドレス空間説明図である。

【符号の説明】

１ システムバス ３ 共有メモリ ４Ａ〜４Ｃ 入出力装置 ５ プロセッサ ６ ローカルメモリ ７，１２ バス制御装置 ８，１３ 系選択スイッチ ９ 内部バス １１ 入出力制御部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 システムバスに対してそれぞれ接続され
   た、複数の処理系と、これらの処理系に共通にアクセス
   される共有メモリと、少なくとも１台の入出力装置とを
   備え、 前記各処理系は、 内部バスに対してそれぞれ接続された、プロセッサと、
   ローカルメモリと、バス制御装置とを備え、 前記各処理系のプロセッサは、 前記ローカルメモリと、前記システムバスに接続された
   共有メモリと任意の入出力装置とを、自己がアクセスす
   るためのアドレス空間に割り付け、 前記バス制御装置は、 前記プロセッサが内部バスに対して出力したアクセスア
   ドレスが、前記システムバスに接続された共有メモリ又
   は入出力装置をアクセスするものの場合、 当該内部バス上のアクセスアドレスと前記システムバス
   上のアクセスアドレスの間の相互アドレス変換を行い、 前記入出力装置には、前記システムバス上のアクセスア
   ドレスと前記内部バス上のアクセスアドレスの間の相互
   アドレス変換を行う、バス制御装置を備えたことを特徴
   とする情報処理装置。
2. 【請求項２】 前記処理系のバス制御装置には、 前記共有メモリ中に格納した切り換え制御情報により切
   り換え制御され、 この切り換え制御により、任意の入出力装置を自己の処
   理系のアドレス空間に割り付けるための系選択レジスタ
   が取り付けられていることを特徴とする請求項１記載の
   情報処理装置。