JPS6244853A - 主記憶アドレス生成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主記憶空間を複数のプロセッサで共有するマル
チプロセッサシステムにおける主記憶アドレス生成方式
に関し、特にシステム稼動状態下で障害修復後のプロセ
ッサの組込み診断（ＢｕｉｌｄＩｎ　Ｄｉａｇｎｏｓｔ
ｉｃ）を行なう際に、主記憶空間の一部を被診断系プロ
セッサに対し割り当てるための主記憶アドレス生成方式
に関する。

一般に、主記憶装置を複数のプロセッサで共用するマル
チプロセッサシステムでは、主記憶装置の全物理記憶空
間（主記憶空間）は複数のプロセッサの各々の動作が健
全である限り、全（同等にアドレスされ、アクセスする
ことが可能である。

ところで、システムの初期設定時或いはシステムの稼動
時に致命的な異常が検出されたプロセッサがあると、こ
のプロセッサはシステムから切離され、保守、修復が行
なわれる。そして保守、修復を終えた後、システムに組
込む前に組込み診断が行なわれるが、通常のプロセッサ
の稼動状態では主記憶のアクセスを伴わない動作は少な
いので、この組込み診断は、被診断系プロセッサに主記
憶装置を接続しこれらの間のインタフェイスを含めた動
作確認を行なうことが必要である。この場合、被診断系
プロセッサは完全に保守、修復されているとは限らない
ので、被診断系プロセッサに正常な場合と同様にすべて
の主記憶空間を割当てることはできない。

そこで、この組込前の診断の実現方式として、主記憶空
間の特定領域を稼動中のシステムから借り受けて被診断
系プロセッサに接続し、機能診断プログラムを走行させ
る方式が採られる。この場合、前述した主記憶空間の特
定領域は稼動中のシステム下の各プロセッサからは閉塞
されていなければならないことは勿論のこと、被診断系
プロセッサからはこの特定領域のみがアクセス可能であ
り、万一故障のためにこの特定領域外の主記憶空間のア
ドレスを発生した場合でもそのアドレスへのアクセスが
実際に行なわれないよう保護することが必要である。

〔従来の技術〕

従来、組込み診断に際して主記憶空間の一部を被診断系
プロセッサに対し割当てるための主記憶アドレス生成方
式としては、第２図に示すように構成制御記憶（Ｒｅｃ
ｏｎｆｉｇｕｒａｔｉｏｎ　Ｍｅｍｏｒｙ（ＲＥＭ））
を各プロセッサに設け、その記憶内容を変更する方式が
採用されていた。

第２図において、１００１．１００２．１００３はマル
チプロセッサを構成するプロセッサ、１００４はシステ
ム制御ユニット、１００５は主記憶装置であり、各プロ
セッサにはプロセッサ１００１内にのみ図示するように
アドレス計算部１１００と絶対アドレス変換部１１０２
と構成制御記憶部１１０８とが含まれている。

ナトレス計算部１１００で生成された論理アドレスは絶
対アドレス変換部１１０２で絶対アドレスに変換されて
信号線１１１０を経由して構成制御記憶部１１０８に加
えられ、ここで更に絶対アドレスが物理アドレスに変換
される。この変換されて得られた物理アドレスは、信号
線１１０９を介してシステム制御ユニソ）　１００４内
の切換回路１４０１で選択され、主記憶装置１００５ヘ
アドレス情報として供給される。

構成制御記憶部１１０８は、プロセッサで生成された絶
対アドレスを物理記憶空間へ写像させる為の対応テーブ
ル（絶対アドレス／物理アドレスの変換表）を格納して
おり、同時に物理記憶空間外への写像のチェックも行な
わせることができる。従って、被診断系プロセッサが万
一故障のために割当てられた範囲外の主記憶空間の番地
を発生した場合でも、その番地へのアクセスが実際に行
なわれないように保護することが可能であり、健全系（
稼動系）への外乱を防ぐことができる。

第２図の従来方式では、例えばプロセッサ１００１を被
診断系プロセッサとする場合、プロセッサ１００１内の
構成制御記憶部１１０８の内容を特定の主記憶空間のみ
アクセス可能なように設定し直し、他の健全系のプロセ
ッサ１００２．１００３はプログラムによりその特定の
主記憶空間をアクセスしないように制御する。そして、
組込み診断を終了し、実際にシステムに組込む際には変
更した構成制御記憶の内容を再び書換え、全てのプロセ
ッサの構成制御記憶の内容を一致させる操作を行なう。

〔発明が解決しようとする問題点〕

ところで、主記憶空間を複数のプロセッサで共用するマ
ルチプロセッサシステムでは、システムが健全である限
りにおいては、プロセッサで生成した絶対アドレスを物
理記憶空間へ写像させる対応テーブルは−通りで良く、
従って構成制御記憶部もシステムに一個あれば足りる。

然るに、従来方式では被診断系プログラムへの割り当て
を構成制御記憶の内容変更で行なうものであるから、障
害修復後の組込み診断だけの為にプロセッサ対応に複数
個の構成制御記憶部を設ける必要があり、ハードウェア
量が嵩む欠点がある。また、組込み診断時には前述した
ように構成制御記憶の内容を設定し直す必要もあるとい
う欠点がある。

本発明はこのような従来の問題点を解決したもので、そ
の目的は、障害修復後の組込み診断時における被診断系
プロセッサへの主記憶空間の割り当てを各プロセッサに
個別に構成制御記憶部を持たせることなく実現し、且つ
、組込み診断時に構成制御記憶の内容の変更を不要にす
ることにある。

〔問題点を解決するための手段〕

本発明は上記問題点を解決するために、論理アドレスの
計算部とこの計算部で生成された論理アドレスを絶対ア
ドレスに変換するアドレス変換部とを含む絶対アドレス
生成部と、絶対アドレスの上位部分のみを格納する第１
の格納手段と、動作モードを格納する第２の格納手段と
、第２の格納手段の格納モードにより、主記憶装置へ送
出する前記絶対アドレス生成部からの絶対アドレスの上
位部分のみを第１の格納手段の格納値によって置換える
か置換えないかが制御される手段とを設ける。

〔作用〕

被診断系プロセッサにおいては、第１の格納手段にこの
診断系プロセッサに貸し与えられる主記憶空間の領域に
対応した所定のアドレスが設定され、第２の格納手段に
は診断動作モードが設定され、絶対アドレス生成部から
の絶対アドレスの上位部分のみが第１の格納手段に格納
されたアドレスに置換されて主記憶装置へ送出される絶
対アドレスとなる。健全系プロセッサでは、第２の格納
手段に通常動作モードが設定され、絶対アドレス生成部
からの絶対アドレスは上記のような置換が行なわれるこ
となくそのまま主記憶装置への絶対アドレスとなる。

〔実施例〕

第１図は本発明の一実施例のブロック図である。

同図において、１，２．３はマルチプロセッサを構成す
るプロセッサであり、これらは通常開等の処理能力を有
すると考えて良く、また接続台数は特に制限されない。

各プロセッサ１，２．３内には、プロセッサ１のみに図
示するように、アドレス計算部１００．絶対アドレス変
換部１０２．絶対アドレス格納レジスタ１０３９選択回
路１０４．連結回路１０５゜アドレスレジスタ１０６．
モードレジスタ１０７が含まれている。

また、４はシステム制御ユニットであり、上記複数のプ
ロセッサからの主記憶装置へのリクエストの順序制御、
アドレスの切換えおよび複数プロセッサ間の通信等を司
るが、図ではアドレス情報に５のみ着目し切換回路４０
１と構成制御記憶部４０２とが内部に描かれている。ま
た、５は主記憶装置である。

第１図において、プロセッサ１のアドレス計算部１００
ではプロセッサ１内で発生する主記憶要求のアドレス計
算を行なう。このアドレス計算には論理アドレス及び絶
対アドレスという二つのモードの計算がある。アドレス
計算部１００からの論理アドレスは絶対アドレス変換部
１０２で絶対アドレスに変換され、一方絶対アドレスは
絶対アドレス変換部１０２をそのまま通過して絶対アド
レス格納レジスタ１０３に格納される。尚、絶対アドレ
ス変換部１０２はＴ　Ｌ　Ｂ　（Ｔｒａｎｓｌａｔｉｏ
ｎＬｏｏｋ−ａｓｉｄｅ　Ｂｕｆｆ−ｅｒ）という名称
で良く知られた技術が使われる。

絶対アドレス格納レジスタ１０３に格納された絶対アド
レスは図に示すように二つの領域ａ、ｂに分割され、上
位部分ａは選択回路１０４を経て連結回路１０５に入力
され、下位部分すはそのままの内容で連結回路１０５に
入力される。連結回路１０５では選択回路１０４の出力
内容と絶対アドレスレジスタ１０３に格納された絶対ア
ドレスの下位部分の内容とを連結し、プロセッサ１から
の絶対アドレス情報として信号線１０９を経由してシス
テム制御ユニット４に供給される。プロセッサ２．３か
らも各々同様な過程を経て信号線２０９，３０９を介し
て絶対アドレスがシステム制御ユニット４に供給される
。

システム制御ユニット４に供給された絶対アドレスは、
切換回路４０１で選択される。各プロセッサからの絶対
アドレスは実際には各プロセッサからの主記憶アクセス
に対応して発生されるものであり、これら複数の主記憶
アクセス要求はシステム制御ユニット４内の図示しない
順序制御回路で調整されて主記憶袋Ｗ５へ送出されるが
、この順序制御回路で選択された主記憶アクセス要求に
対応するプロセッサからの絶対アドレスを上記切換回路
４０１は選択するものである。切換回路４０１で選択さ
れた絶対アドレスは、構成制御記憶部４０２に入力され
、ここに格納された絶対アドレスを物理記憶空間へ写像
させる対応テーブルに従って物理アドレスに変換される
。そして、この物理アドレスがアドレス情報として主記
憶装置５へ供給される。

第１図において、モードレジスタ１０７が通常動作モー
ドに設定されているとき、選択回路１０４は絶対アドレ
ス変換部１０２から絶対アドレス格納レジスタ１０３に
格納された絶対アドレスの上位部分ａを連結回路１０５
に供給するので、プロセッサ１から絶対アドレス情報と
して信号線１０９に供給される内容は、絶対アドレス変
換部１０２の絶対アドレスそのものとなる。他方、モー
ドレジスタ１０７が診断動作モードに設定されると、選
択回路１０４はアドレスレジスタ１０６に格納されてい
る診断用主記憶領域のアドレス情報を連結回路１０５に
供給する。従って、プロセッサ１から絶対アドレス情報
として信号線１０９に供給される内容は、絶対アドレス
変換部１０２からの絶対アドレスの上位部分ａをアドレ
スレジスタ１０６の情報で置換えたアドレスになる。例
えば、絶対アドレス格納レジスタ１０３に格納された絶
対アドレスが３１ビツト長である場合、アドレス可能な
主記憶空間は２ギガバイトとなり、被診断系のプロセッ
サに貸し与える主記憶空間のサイズを例えば１メガバイ
トにすると、アドレスレジスタ１０６の容量および絶対
アドレスレジスタ１０３の上位部分ａのビット幅をそれ
ぞれ１１ビツトにすれば良い。

あるプロセッサ例えばプロセッサ１以外のすべてのプロ
セッサが正常動作中でプロセッサ１を組込み診断する場
合、モードレジスタ１０７を診断動作モードに設定する
と共に、アドレスレジスタ１０６に絶対アドレス空間中
で被診断系に貸し与える主記憶領域の開始番地をメガバ
イト単位で設定する。通常、このような組込み診断では
、診断に先立って正常動作中のシステムモニタ（Ｏ８＝
オペレーティングシステム）が外部から依頼を受けてス
ワップ可能な連続した絶対アドレス空間を前記サイズ分
だけ確保し、正常系から閉塞する。仮想記憶方式を採用
しているデータ処理装置では、システムモニタの記憶管
理プログラムが被診断系に貸し与える絶対アドレス空間
（物理空間）に対し１６　理空間を割当てないことによ
り主記憶空間の閉塞が達成される。次に、この閉塞され
た主記憶空間の絶対アドレスがサービスプロセッサ等の
診断プロセッサに通知され、この診断プロセッサの制御
の下で被診断系のプロセッサのアドレスレジスタ１０６
に前述のアドレス情報が設定される。

これらの設定が行なわれると、プロセッサ１は構成制御
記憶部４０２の内容を書き替えることなくして貸し与え
られた絶対アドレス空間に対してのみアクセスすること
が可能となる。万一、被診断系プロセッサで絶対アドレ
ス生成の過程で通過するハードウェアに障害があって貸
し与えられた１メガバイト以上の絶対アドレスが生成さ
れた場合でも、選択回路１０４および連結回路１０５に
よって貸し与えられた絶対アドレス空間内の番地に変え
られるので、正常動作系の主記憶空間が乱される心配は
全くない。

なお、組込み診断を終了し、被診断系プロセッサが正常
に動作することが確認されると、モードレジスタ１０７
に通常動作モードが設定される。

〔発明の効果〕

以上説明したように、本発明は、通常の絶対アドレス生
成のハードウェアに加えて、絶対アドレスの上位部分の
みを格納する第１の格納手段と、動作モードを格納する
第２の格納手段と、絶対アドレスの上位部分のみを切換
える選択回路という僅かなハードウェアを追加するだけ
で、構成制御記憶を各プロセッサに持つことなくして障
害修復後の組込み診断の際における被診断系プロセッサ
への特定主記憶領域の割り当てが可能となり、また組込
む診断時における構成制御記憶の書き替えが不要になる
という効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図および、第２図は
従来方式の説明図である。 図において、１．　２．　３はプロセッサ、４はシステ
ム制御ユニット、５は主記憶装置、１００はアドレス計
算部、１０２は絶対アドレス変換部、１０３は絶対アド
レス格納レジスタ、１０４は選択回路、１０５は連結回
路、４０１は切換回路、４０２は構成制御記憶部である
。

Claims (1)

1. 【特許請求の範囲】 論理アドレスの計算部と該計算部で生成された論理アド
   レスを絶対アドレスに変換するアドレス変換部とを含む
   絶対アドレス生成部と、 絶対アドレスの上位部分のみを格納する第１の格納手段
   と、 動作モードを格納する第２の格納手段と、 該第２の格納手段の格納モードにより、主記憶装置へ送
   出する前記絶対アドレス生成部からの絶対アドレスの上
   位部分のみを前記第１の格納手段の格納値によって置換
   えるか置換えないかが制御される手段とを含むことを特
   徴とする主記憶アドレス生成方式。