JPH0683726A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH0683726A JPH0683726A JP4236733A JP23673392A JPH0683726A JP H0683726 A JPH0683726 A JP H0683726A JP 4236733 A JP4236733 A JP 4236733A JP 23673392 A JP23673392 A JP 23673392A JP H0683726 A JPH0683726 A JP H0683726A
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- Japan
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Abstract
(57)【要約】
【目的】 主記憶装置と周辺装置との間に複数のチャネ
ル装置を設けてなるデータ転送装置において、チャネル
単位でメモリガードを行えるようにする。 【構成】 各チャネル装置２に、動作モードを指定する
手段２１と、アドレス上限値設定用レジスタ２２と、ア
ドレス下限値設定用レジスタ２３と、比較回路２４，２
５と、論理回路２６とを設け、メモリリクエストが書込
指示（ライト）でテストモードのときは、当該チャネル
装置２でメモリリクエストアドレスのチェックを行い、
設定範囲を越えているときはエラーとする。
ル装置を設けてなるデータ転送装置において、チャネル
単位でメモリガードを行えるようにする。 【構成】 各チャネル装置２に、動作モードを指定する
手段２１と、アドレス上限値設定用レジスタ２２と、ア
ドレス下限値設定用レジスタ２３と、比較回路２４，２
５と、論理回路２６とを設け、メモリリクエストが書込
指示（ライト）でテストモードのときは、当該チャネル
装置２でメモリリクエストアドレスのチェックを行い、
設定範囲を越えているときはエラーとする。
Description
【０００１】
【産業上の利用分野】本発明は、メモリガード（記憶領
域保護）機能を有するデータ転送装置に関する。
域保護）機能を有するデータ転送装置に関する。
【０００２】
【従来の技術】従来、周辺装置と主記憶装置との間でデ
ータ転送を行う装置において、主記憶装置の特定のロケ
ーションがアドレス指定されることを禁止するため、メ
モリガード機能が一般に付加されている。
ータ転送を行う装置において、主記憶装置の特定のロケ
ーションがアドレス指定されることを禁止するため、メ
モリガード機能が一般に付加されている。
【０００３】図２は、メモリガード機能を有する従来の
データ転送装置のブロック図であり、主記憶装置１と、
複数のチャネル装置２と、チャネル制御装置３とを有し
ている。
データ転送装置のブロック図であり、主記憶装置１と、
複数のチャネル装置２と、チャネル制御装置３とを有し
ている。
【０００４】チャネル装置２は、周辺装置（図示省略）
と主記憶装置１間のデータ転送動作を制御する装置であ
り、チャネル制御装置３は、これらチャネル装置２を多
重制御する装置である。
と主記憶装置１間のデータ転送動作を制御する装置であ
り、チャネル制御装置３は、これらチャネル装置２を多
重制御する装置である。
【０００５】チャネル制御装置３は、各チャネル装置２
（周辺装置）からのメモリリクエストを受け付けるメモ
リリクエスト受付回路３０と、チャネル動作モードを通
常モードとテストモードとのいずれかに指示するモード
指示手段３１と、アドレス上限値を格納する第一のレジ
スタ３２と、アドレス下限値を格納する第二のレジスタ
３３と、これらレジスタ３２，３３出力とメモリリクエ
スト受付回路３０からの入力とを比較する第一及び第二
の比較手段３４，３５と、これら比較手段３４，３５に
よる比較結果がいずれも真のときにアクティブ信号を出
力する論理回路３６と、アクティブ信号受信時に主記憶
装置１に対してメモリ要求を行うメモリ要求回路３７と
を有している。
（周辺装置）からのメモリリクエストを受け付けるメモ
リリクエスト受付回路３０と、チャネル動作モードを通
常モードとテストモードとのいずれかに指示するモード
指示手段３１と、アドレス上限値を格納する第一のレジ
スタ３２と、アドレス下限値を格納する第二のレジスタ
３３と、これらレジスタ３２，３３出力とメモリリクエ
スト受付回路３０からの入力とを比較する第一及び第二
の比較手段３４，３５と、これら比較手段３４，３５に
よる比較結果がいずれも真のときにアクティブ信号を出
力する論理回路３６と、アクティブ信号受信時に主記憶
装置１に対してメモリ要求を行うメモリ要求回路３７と
を有している。
【０００６】このチャネル制御装置３において、各チャ
ネル装置２のテストを行うときは、モード指示手段３１
がテストモードを論理回路３６に指示する。そしてメモ
リリクエストを発するチャネル装置２からのアドレス値
が第一の比較手段３４でアドレス上限値以下、第二の比
較手段３５でアドレス下限値以上と夫々判定され、両比
較結果が真とされたときは、メモリリクエスト要求回路
３７が主記憶装置１に対してメモリリクエストを行う。
比較結果の少なくとも一方が偽の場合は、メモリリクエ
スト受付回路３０により要求元のチャネル装置２に対
し、メモリリクエストエラーを通知する。
ネル装置２のテストを行うときは、モード指示手段３１
がテストモードを論理回路３６に指示する。そしてメモ
リリクエストを発するチャネル装置２からのアドレス値
が第一の比較手段３４でアドレス上限値以下、第二の比
較手段３５でアドレス下限値以上と夫々判定され、両比
較結果が真とされたときは、メモリリクエスト要求回路
３７が主記憶装置１に対してメモリリクエストを行う。
比較結果の少なくとも一方が偽の場合は、メモリリクエ
スト受付回路３０により要求元のチャネル装置２に対
し、メモリリクエストエラーを通知する。
【０００７】
【発明が解決しようとする課題】このように、従来のメ
モリガード方法では、全てのチャネル装置２に対して共
通のガード範囲を設定しており、そのため、各チャネル
装置２毎に個別のメモリ空間を割り当ててテストするこ
とができない問題があった。
モリガード方法では、全てのチャネル装置２に対して共
通のガード範囲を設定しており、そのため、各チャネル
装置２毎に個別のメモリ空間を割り当ててテストするこ
とができない問題があった。
【０００８】また、全てのメモリリクエストがガード対
象となっていたため、読出専用で使用するシステムに共
通な制御情報も、各チャネル制御装置に対して割り当て
るテスト空間内に設定し、そのポインタ類を予め各チャ
ネル装置に与えておかないと正常に動作できないという
問題もあった。
象となっていたため、読出専用で使用するシステムに共
通な制御情報も、各チャネル制御装置に対して割り当て
るテスト空間内に設定し、そのポインタ類を予め各チャ
ネル装置に与えておかないと正常に動作できないという
問題もあった。
【０００９】
【課題を解決するための手段】本発明では、各チャネル
装置にメモリガード機能を持たせることで上記問題点の
解決を図っている。具体的には、周辺装置と主記憶装置
間のデータ転送動作を制御する複数のチャネル装置と、
これらチャネル装置と前記主記憶装置との間に位置して
各チャネル装置の多重制御を行うチャネル制御装置とを
有するデータ転送装置において、前記チャネル装置は、
チャネル動作モードを通常モードとテストモードとのい
ずれかに切り替えて表示するモード切替表示手段と、前
記主記憶装置アドレスの上限値が格納された第一のレジ
スタと、前記主記憶装置アドレスの下限値が格納された
第二のレジスタと、前記モード切替表示手段でテストモ
ードに切り替えられたときに前記主記憶装置への書込ア
ドレスが前記第一のレジスタの格納値より小さいことを
判定する第一の比較手段と、第二のレジスタの格納値よ
り大きいことを判定する第二の比較手段とを具備し、該
書込アドレス値が前記上限値と下限値との範囲を越えて
いるときはメモリ書込動作を中止する。
装置にメモリガード機能を持たせることで上記問題点の
解決を図っている。具体的には、周辺装置と主記憶装置
間のデータ転送動作を制御する複数のチャネル装置と、
これらチャネル装置と前記主記憶装置との間に位置して
各チャネル装置の多重制御を行うチャネル制御装置とを
有するデータ転送装置において、前記チャネル装置は、
チャネル動作モードを通常モードとテストモードとのい
ずれかに切り替えて表示するモード切替表示手段と、前
記主記憶装置アドレスの上限値が格納された第一のレジ
スタと、前記主記憶装置アドレスの下限値が格納された
第二のレジスタと、前記モード切替表示手段でテストモ
ードに切り替えられたときに前記主記憶装置への書込ア
ドレスが前記第一のレジスタの格納値より小さいことを
判定する第一の比較手段と、第二のレジスタの格納値よ
り大きいことを判定する第二の比較手段とを具備し、該
書込アドレス値が前記上限値と下限値との範囲を越えて
いるときはメモリ書込動作を中止する。
【００１０】なお、入力アドレスが前記主記憶装置への
読出アドレスのとき又は前記モード切替表示手段が通常
モードに切り替えたときは、入力されるアドレスを前記
チャネル制御装置に直接導くようにした。
読出アドレスのとき又は前記モード切替表示手段が通常
モードに切り替えたときは、入力されるアドレスを前記
チャネル制御装置に直接導くようにした。
【００１１】
【実施例】次に図面を参照して本発明の実施例を説明す
る。
る。
【００１２】図１は本発明の一実施例に係るデータ転送
装置のブロック図である。図中、１は主記憶装置、３は
チャネル制御装置は従来装置と同一機能を有するもので
あり、両者については説明を省略する。また、図２の場
合と同様に、チャネル制御装置３は本発明に係る複数の
チャネル装置２に接続され、各チャネル装置２は周辺装
置４に接続されている。
装置のブロック図である。図中、１は主記憶装置、３は
チャネル制御装置は従来装置と同一機能を有するもので
あり、両者については説明を省略する。また、図２の場
合と同様に、チャネル制御装置３は本発明に係る複数の
チャネル装置２に接続され、各チャネル装置２は周辺装
置４に接続されている。
【００１３】本実施例では、各チャネル装置２にアドレ
スチェック手段を設けている。即ち、チャネル装置２
は、図１に示すように、チャネル動作モードの切替表示
を行うモード切替表示手段２１、前記主記憶装置１の特
定のアドレス値が格納された第一及び第二のレジスタ２
２，２３、前記モード切替表示手段２１がテストモード
を表示しているときに前記主記憶装置１への書込アドレ
スが前記第一のレジスタ２２の格納値より小さいことを
判定する第一の比較手段２４、第二のレジスタ２３の格
納値より大きいことを判定する第二の比較手段２５、比
較結果に応じた信号を出力する論理回路（アンドオア回
路）２６、メモリアドレスを作成するメモリリクエスト
作成回路２８、及び、チャネル制御装置にリクエストア
ドレスを送出するメモリリクエスト要求回路２７を有し
ている。なお、他のチャネル装置２も全て同一構成とな
るので、ここでは内部構成を省略している。
スチェック手段を設けている。即ち、チャネル装置２
は、図１に示すように、チャネル動作モードの切替表示
を行うモード切替表示手段２１、前記主記憶装置１の特
定のアドレス値が格納された第一及び第二のレジスタ２
２，２３、前記モード切替表示手段２１がテストモード
を表示しているときに前記主記憶装置１への書込アドレ
スが前記第一のレジスタ２２の格納値より小さいことを
判定する第一の比較手段２４、第二のレジスタ２３の格
納値より大きいことを判定する第二の比較手段２５、比
較結果に応じた信号を出力する論理回路（アンドオア回
路）２６、メモリアドレスを作成するメモリリクエスト
作成回路２８、及び、チャネル制御装置にリクエストア
ドレスを送出するメモリリクエスト要求回路２７を有し
ている。なお、他のチャネル装置２も全て同一構成とな
るので、ここでは内部構成を省略している。
【００１４】次に本実施例に係るデータ転送装置の動作
を説明する。
を説明する。
【００１５】まず、チャネル制御装置３から特定のチャ
ネル装置２のモード切替表示手段２１にテストモードを
指示し表示させる。このとき当該チャネル装置２の第一
のレジスタ２２にアドレス上限値、第二のレジスタ２３
にアドレス下限値を格納しておく。
ネル装置２のモード切替表示手段２１にテストモードを
指示し表示させる。このとき当該チャネル装置２の第一
のレジスタ２２にアドレス上限値、第二のレジスタ２３
にアドレス下限値を格納しておく。
【００１６】このようにしてデータ転送動作の起動を許
可されたチャネル装置２は、チャネルプログラム（図示
省略）に従って主記憶装置１と周辺装置４との間のデー
タ転送動作を実行する。
可されたチャネル装置２は、チャネルプログラム（図示
省略）に従って主記憶装置１と周辺装置４との間のデー
タ転送動作を実行する。
【００１７】メモリリクエスト作成回路２８は、データ
転送制御に必要なメモリアドレスを作成し、メモリリク
エスト要求回路２７に送出する。メモリリクエストが読
出指示（リード）の場合、又はモード切替表示手段２１
の出力が通常動作モードの場合は、論理回路２６の出力
は”０”となり、メモリリクエスト要求回路２８の出力
は、そのままチャネル制御装置３に送出されてメモリリ
クエストが実行される。
転送制御に必要なメモリアドレスを作成し、メモリリク
エスト要求回路２７に送出する。メモリリクエストが読
出指示（リード）の場合、又はモード切替表示手段２１
の出力が通常動作モードの場合は、論理回路２６の出力
は”０”となり、メモリリクエスト要求回路２８の出力
は、そのままチャネル制御装置３に送出されてメモリリ
クエストが実行される。
【００１８】他方、メモリリクエストが書込指示（ライ
ト）で、モード切替表示手段２１の出力がテストモード
の場合は、論理回路２６の出力が有効となる。このと
き、リクエストアドレスと第一のレジスタ２２の格納値
とが第一の比較手段２４にて比較され、比較の結果、第
一レジスタ２２の方が大きい場合は”０”、小さい場合
は”１”が論理回路２６に出力される。また、リクエス
トアドレスと第二のレジスタ２３の値が第二の比較手段
２５で比較した結果、第二のレジスタ２３の方が小さい
場合は”０”、大きい場合は”１”が論理回路２６に出
力される。
ト）で、モード切替表示手段２１の出力がテストモード
の場合は、論理回路２６の出力が有効となる。このと
き、リクエストアドレスと第一のレジスタ２２の格納値
とが第一の比較手段２４にて比較され、比較の結果、第
一レジスタ２２の方が大きい場合は”０”、小さい場合
は”１”が論理回路２６に出力される。また、リクエス
トアドレスと第二のレジスタ２３の値が第二の比較手段
２５で比較した結果、第二のレジスタ２３の方が小さい
場合は”０”、大きい場合は”１”が論理回路２６に出
力される。
【００１９】論理回路２６は、第一及び第二の比較手段
２４，２５の出力のうち、少なくとも一方が”１”のと
きは”１”、両方”０”のときは”０”をメモリリクエ
スト作成回路２８及びメモリリクエスト要求回路２７に
出力する。
２４，２５の出力のうち、少なくとも一方が”１”のと
きは”１”、両方”０”のときは”０”をメモリリクエ
スト作成回路２８及びメモリリクエスト要求回路２７に
出力する。
【００２０】メモリリクエスト要求回路２７は、論理回
路２６からの出力が”１”の場合、そのときのメモリリ
クエストを中止する。
路２６からの出力が”１”の場合、そのときのメモリリ
クエストを中止する。
【００２１】メモリリクエスト作成回路２８は、論理回
路２６からの出力が”１”の場合はそのときのメモリリ
クエストをメモリガードエラーとし、障害処理手段（図
示省略）にて必要な措置をとる。
路２６からの出力が”１”の場合はそのときのメモリリ
クエストをメモリガードエラーとし、障害処理手段（図
示省略）にて必要な措置をとる。
【００２２】
【発明の効果】以上説明したように、本発明では、各チ
ャネル装置毎にテストモードを設定し、アドレス範囲を
指示するようにしたので、各チャネル装置のテストを独
立して行うことができる。
ャネル装置毎にテストモードを設定し、アドレス範囲を
指示するようにしたので、各チャネル装置のテストを独
立して行うことができる。
【００２３】読出データ転送時、又はテストモードでな
いときはアドレスのチェックを行わないようにしたの
で、データ転送装置に共通な情報を各チャネル毎に設定
し直すという負担を無くすことができる。
いときはアドレスのチェックを行わないようにしたの
で、データ転送装置に共通な情報を各チャネル毎に設定
し直すという負担を無くすことができる。
【図１】本発明の一実施例に係るデータ転送装置のブロ
ック図。
ック図。
【図２】従来のデータ転送装置のブロック図。
１・・・主記憶装置 ２・・・チャネル装置 ３・・・チャネル制御装置 ４・・・周辺装置 ３０・・・メモリリクエスト受付回路 ２１，３１・・・モード指定手段 ２２，２３，３２，３３・・・レジスタ ２４，２５，３４，３５・・・比較回路 ２６，３６・・・論理回路 ２７，３７・・・メモリリクエスト要求回路 ２８・・・メモリリクエスト作成回路
Claims (4)
- 【請求項１】 周辺装置と主記憶装置間のデータ転送動
作を制御する複数のチャネル装置と、これらチャネル装
置と前記主記憶装置との間に位置して各チャネル装置の
多重制御を行うチャネル制御装置とを有するデータ転送
装置において、前記チャネル装置は、チャネル動作モー
ドを通常モードとテストモードとのいずれかに切り替え
て表示するモード切替表示手段と、前記主記憶装置アド
レスの上限値が格納された第一のレジスタと、前記モー
ド切替表示手段でテストモードに切り替えられたときに
前記主記憶装置への書込アドレスが前記第一のレジスタ
の格納値より小さいことを判定する第一の比較手段とを
具備し、該書込アドレス値が前記上限値を越えていると
きはメモリ書込動作を中止することを特徴とするデータ
転送装置。 - 【請求項２】 周辺装置と主記憶装置間のデータ転送動
作を制御する複数のチャネル装置と、これらチャネル装
置と前記主記憶装置との間に位置して各チャネル装置の
多重制御を行うチャネル制御装置とを有するデータ転送
装置において、前記チャネル装置は、チャネル動作モー
ドを通常モードとテストモードとのいずれかに切り替え
て表示するモード切替表示手段と、前記主記憶装置アド
レスの下限値が格納された第二のレジスタと、前記モー
ド切替表示手段でテストモードに切り替えられたときに
前記主記憶装置への書込アドレスが前記第二のレジスタ
の格納値より大きいことを判定する第二の比較手段とを
具備し、該書込アドレス値が前記下限値以下のときはメ
モリ書込動作を中止することを特徴とするデータ転送装
置。 - 【請求項３】 周辺装置と主記憶装置間のデータ転送動
作を制御する複数のチャネル装置と、これらチャネル装
置と前記主記憶装置との間に位置して各チャネル装置の
多重制御を行うチャネル制御装置とを有するデータ転送
装置において、前記チャネル装置は、チャネル動作モー
ドを通常モードとテストモードとのいずれかに切り替え
て表示するモード切替表示手段と、前記主記憶装置アド
レスの上限値が格納された第一のレジスタと、前記主記
憶装置アドレスの下限値が格納された第二のレジスタ
と、前記モード切替表示手段でテストモードに切り替え
られたときに前記主記憶装置への書込アドレスが前記第
一のレジスタの格納値より小さいことを判定する第一の
比較手段と、第二のレジスタの格納値より大きいことを
判定する第二の比較手段とを具備し、該書込アドレス値
が前記上限値と下限値との範囲を越えているときはメモ
リ書込動作を中止することを特徴とするデータ転送装
置。 - 【請求項４】 前記チャネル装置は、入力アドレスが前
記主記憶装置への読出アドレスのとき又は前記モード切
替表示手段が通常モードに切り替えたときは、該入力ア
ドレスを前記チャネル制御装置に直接導くことを特徴と
する請求項１ないし３記載のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236733A JPH0683726A (ja) | 1992-09-04 | 1992-09-04 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236733A JPH0683726A (ja) | 1992-09-04 | 1992-09-04 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683726A true JPH0683726A (ja) | 1994-03-25 |
Family
ID=17004987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236733A Withdrawn JPH0683726A (ja) | 1992-09-04 | 1992-09-04 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683726A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6508803B1 (en) | 1998-11-06 | 2003-01-21 | Furukawa Techno Material Co., Ltd. | Niti-type medical guide wire and method of producing the same |
| KR100426445B1 (ko) * | 1997-06-18 | 2004-06-12 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 주변회로 빌트-인 테스트 방법 |
| KR100480852B1 (ko) * | 1996-04-29 | 2005-07-07 | 텍사스 인스트루먼츠 인코포레이티드 | 내장형자가테스트장치를이용하여다이나믹랜덤억세스메모리에서서브어레이테스트를위한장치및방법 |
-
1992
- 1992-09-04 JP JP4236733A patent/JPH0683726A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480852B1 (ko) * | 1996-04-29 | 2005-07-07 | 텍사스 인스트루먼츠 인코포레이티드 | 내장형자가테스트장치를이용하여다이나믹랜덤억세스메모리에서서브어레이테스트를위한장치및방법 |
| KR100426445B1 (ko) * | 1997-06-18 | 2004-06-12 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 주변회로 빌트-인 테스트 방법 |
| US6508803B1 (en) | 1998-11-06 | 2003-01-21 | Furukawa Techno Material Co., Ltd. | Niti-type medical guide wire and method of producing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |