KR100480852B1 - 내장형자가테스트장치를이용하여다이나믹랜덤억세스메모리에서서브어레이테스트를위한장치및방법 - Google Patents

내장형자가테스트장치를이용하여다이나믹랜덤억세스메모리에서서브어레이테스트를위한장치및방법 Download PDF

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Abstract

내장형 자가 테스트(built-in-self-test, BIST) 유닛 또는 메모리 유닛에 있어서, 테스트 절차가 시작되기 전에, 스타트 및 스톱 어드레스가 그 내부에 기억된 어드레스 한정 유닛이 제공된다. BIST 유닛에 의해 테스트 절차들이 시작될때, 어드레스 한정 유닛의 스타트 어드레스가 어드레스 카운터 유닛에 전송되는데 이 스타트 어드레스는 초기 테스트 어드레스 역할을 한다. 스톱 어드레스는 어드레스 카운터 유닛에 전송되는데 이 스톱 어드레스는 현재의 어드레스와 비교될 것이다. 스톱 어드레스 및 현재의 어드레스가 매치되는 경우, BIST 유닛에 의해 실행중인 테스트 절차는 종료될 것이다. 이런 방법으로, 메모리 유닛 내의 임의의 서브 어레이가 테스트를 위해 선택될 수 있다.

Description

내장형 자가 테스트 장치를 이용하여 다이나믹 랜덤 억세스 메모리에서 서브 어레이 테스트를 위한 장치 및 방법.
본 발명은 일반적으로 반도체 메모리 유닛(semiconductor memory units)에 관한 것으로 특히, 내장형 자가-테스트 유닛(built-in-self-test unit)이 내장된 반도체 메모리 유닛에 관한 것이다.
반도체 메모리들의 기억 셀(storage cells)의 수가 많아지고 복잡해짐에 따라, 클럭 싸이클 시간을 감소시킴에도 불구하고, 메모리들을 테스트하는데 요구되는 시간은 계속해서 증가한다. 원래, 반도체 메모리 디바이스들은 테스팅 유닛에 결합되어 테스트될 수 있었다. 그러나, 각 디바이스들을 테스트하는데 요구되는 시간이 증가하기 때문에, 이와 같은 테스팅 유닛을 사용하는 것은 비실용적일 뿐만 아니라 디바이스들을 출시함에 있어서 잠재적 장애가 생긴다.
이러한 잠재적 테스팅 장애는 디바이스를 외부로부터의 지원을 거의 받지 않고 테스트할 수 있는 내장형 장치를 디바이스 내에 제공함으로써 해결될 수 있다. 자가 테스트 장치를 구현한 것을 내장형 자가 테스트(BIST) 유닛이라고 부른다. BIST 유닛은 비교적 간단한 테스트 보드에 결합된 상태로 기억 셀 어레이 및 관련 장비들을 테스트할 수 있다. BIST 장치들을 이용하여, 한 테스트 보드는 다수의 메모리 유닛들의 테스트 절차들을 제어할 수 있다. 통상, BIST 장치에 의한 메모리 유닛 테스트의 결과는 단일 메모리 장치 유닛의 단자를 통해 전달된다.
BIST 유닛은 관련 테스트 보드로부터의 명령에 응답하여 통상 전체 기억 셀을 테스트하고 테스트 절차의 결과들을 표시한다. 그러나, 대부분의 경우 테스트 절차들을 전체 메모리 유닛을 테스트하는 것에 국한시키면 불만족스런 테스트 결과가 초래된다. 예를 들면, 프로토타입(prototype) 메모리 유닛을 테스트할때, 이러한 일반적인 메모리 오류는 BIST 유닛의 오류 또는 메모리 유닛의 소정 부분에서의 설계 결함때문일 수 있다. 어떤 경우에서든지 간에, 테스트 절차의 오류는 문제 개소를 특정하는 충분한 정보를 제공할 수 없고 또한 충분한 정확도를 갖고 문제 개소를 제거하는 방법을 얻을 수도 없다.
BIST 유닛에 의해 테스트되고 있는 메모리 유닛의 일부분을 한정하는 문제에 대한 한 접근 방식은 테스트되고 있는 기억 셀 어레이 어드레스들의 상한을 제어하는 것이다. 이러한 방식에서는, 어드레스 상한을 변화시킴으로써 기억 셀 어레이를 테스트하는 것이 전체 기억 셀 어레이를 테스트하는 것으로 체계적으로 확장될 수 있다. 그러나, 이 테스트 절차는 최초로 식별된 결함을 포함하는 어드레스를 초과하는 모든 어드레스에 대해서는 테스트를 수행할 수 없다. 그리고, 이 접근은 식별된 결함이 비교적 하위 어드레스에서 발생되는 경우 특히 불만족스럽다.
따라서, 메모리 유닛의 선택된 부분을 테스트할 수 있고 이 부분적인 메모리 유닛에 대한 테스트 결과들을 출력할 수 있는 내장형 자가 테스트(BIST) 유닛 및 관련 절차들이 요구된다. 부가적으로, 메모리 유닛에 대해 부가적인 단자를 필요로 하지 않고 BIST 유닛의 기능을 증대시키는 것이 바람직하다.
본 발명에 따른 전술된 특징들 및 다른 특징들은 메모리 유닛의 BIST에 어드레스 한정 유닛을 내장시킴으로써 달성할 수 있다. 어드레스 한정 레지스터는 상위 및 하위 로우 어드레스 레지스터들과 상위 및 하위 칼럼 어드레스 레지스터들을 포함한다. 이 4개의 레지스터들은 메모리 유닛의 기존의 단자들을 통해서 로드(load)되고 메모리 유닛에 대한 상위 및 하위 어드레스를 정한다. BIST 유닛이 동작하는 기간 동안, 이 레지스터들은 테스트 절차가 시작하는 어드레스와 테스트 절차가 종료되는 어드레스를 결정한다. 이런 방식으로, 메모리 유닛의 임의의 서브 어레이가 테스트될 수 있다.
본 발명의 이러한 특징들 및 다른 특징들은 도면을 참조하여 다음 설명을 통해 이해가 될 것이다.
＜실시예＞
도1을 참조하면, 본 발명에 따른 내장형 자가 테스트 유닛을 갖는 메모리 유닛의 개략도가 도시된다. 메모리 유닛(20)의 메모리 부분은 클럭 신호를 외부 처리 장치로부터 수신하는 클럭 버퍼 유닛(11), 어드레스 신호를 외부 처리 장치로부터 수신하는 어드레스 버퍼 유닛(12), (RAS, CAS, WE 및 CS 신호들과 같은) 제어 신호를 외부 처리 장치로부터 수신하는 제어 버퍼 유닛(13) 및 데이타 신호들을 외부 처리 장치와 교환하는 데이타(DQ) 버퍼 유닛(18)을 포함한다. 제어 버퍼 유닛(12)로부터의 제어 신호들과 클럭 버퍼 유닛(11)로부터의 클럭 신호들은 메인 제어 유닛(main control unit)(14)에 인가된다. 메인 제어 유닛(14)는 메인 제어 유닛(14)에 의해 수행되는 동작을 결정하는 제어 신호들을 메모리 어레이(17)에 인가한다. 어드레스 버퍼 유닛(12)으로부터의 어드레스 신호들은 칼럼 디코더 유닛(15)과 로우 디코더 유닛(16)에 인가된다. 로우 디코더 유닛(16)과 칼럼 더코더 유닛(15)은 메모리 어레이(17) 내의 어떤 기억 셀에 대해 동작이 수행될 것인지를 결정한다. 데이타 버퍼(18)는 데이타 신호를 메모리 어레이(17)와 교환하고, 데이타 신호들은 메모리 어레이(17) 내의 어드레스 기억 셀들에 기억되거나 어드레스 기억 셀들로부터 검색된다. 통상적으로는 메모리 유닛(10)의 구성 요소로 내장형 자가 테스트(BIST) 유닛(20)이 부가된다. BIST 유닛(20)은 소정 메모리 유닛(10)의 상태와 신호들에 응답하여 BIST_EN 신호를 발생시킴으로써 메모리 유닛을 자가 테스트 스탠바이 모드(self-test standby mode)에 놓는 BIST 검출기 유닛(23)을 포함한다. BIST_EN 신호는 어드레스 버퍼 유닛(12), 제어 버퍼 유닛(13), 클럭 버퍼 유닛(11), 및 발진기 유닛(oscillator unit)(21)에 인가된다. 발진기 유닛(21)은 CS_신호가 로우-하이(low-to-high) 전이되는 경우 B_CLK 신호를 클럭 버퍼 유닛(11)과 프로그램 제어/카운터 유닛(22)에 인가한다. 어드레스 버퍼 유닛(12)은 신호를 어드레스 한정 유닛(24) 및 어드레스 카운터 유닛(25)과 교환한다. 어드레스 카운터 유닛(25)은 신호를 어드레스 한정 유닛(24)과 교환하고 신호들을 어드레스 버퍼 유닛(12)에 인가한다. 프로그램 제어/카운터 유닛(22)는 신호를 ROM(읽기 전용 메모리) 유닛(26)에 인가한다. ROM 유닛(26)은 신호를 어드레스 카운터 유닛(25), 타이밍 발생기 유닛(27), 데이타 발생기 유닛(28)에 인가하고, B_EXPECTED_DATA 신호를 데이타 비교기(29)에 인가한다. 타이밍 발생기 유닛(27)은 신호들을 어드레스 카운터 유닛(25)에 인가하고, 제어 신호들(즉, B_CAS, B_RAS 및 B_WE)을 제어 버퍼 유닛(13)에 인가하고, 신호들을 데이타 발생기(28)에 인가하고 신호를 데이타 비교기(29)에 인가한다. 데이타 발생기 유닛(28)은 신호들을 메모리 어레이(17)에 인가하고, 신호들을 데이타 비교기(29)에 인가한다. 데이타 비교기 유닛(29)은 메모리 어레이(17)로부터 신호들을 수신하고 패스 포기(PASSFAIL) 신호를 데이타 버퍼 유닛(18)에 인가한다.
도2를 참조하면, 어드레스 한정 유닛(24)의 구성 요소가 도시되어 있다. 카운터(245)는 클럭 신호들을 클럭 버퍼 유닛(11)으로부터 수신하고 신호들을 멀티플렉서(multiplexer)(246)에 인가한다. 어드레스 버스는 입력 신호들을 멀티플렉서(246)에 제공하고 멀티플렉서(246)로부터의 출력 신호들은 로우 어드레스 스타트(ROW ADDRESS START) 레지스터(241), 칼럼 어드레스 스타트(COLUMN ADDRESS START) 레지스터, 로우 어드레스 스톱(ROW ADDRESS STOP) 레지스터(243) 및 칼럼 어드레스 스톱(COLUMN ADDRESS STOP) 레지스터(244)에 인가된다. 레지스터(241-244)로부터의 신호들은 어드레스 카운터 유닛(25)에 인가된다.
도3을 참조하면, 어드레스 한정 유닛 내에서 스타트 어드레스와 스톱 어드레스를 로드하는 것에 대한, 선택된 신호들의 관계가 도시되어 있다. 제어 신호들의 조합은 테스트-포-디자인 기능(design-for-test functionality)을 가능하게 한다. 그러면, TLADDRNG 명령은 메모리 유닛에 인가된다. TRADDRNG 명령에 응답하여, 어드레스 라인 신호들은 시스템 클럭과 동기하여 레지스터에 도입된다.
본 발명의 동작은 다음 방식으로 이해될 수 있다. 메모리 유닛을 파워 업(power-up)한 다음 BIST 장치가 작동하기 전에, 디자인-포-테스트(design-for-test) 명령은 제어 신호들을 메모리 유닛에 적당하게 인가함으로써 식별된다. TLADDRNG 명령은 어드레스 라인들을 통해서 메모리 유닛에 인가된다. TLADDRNG 명령이 액티브(active)인 동안, 클럭 버퍼 유닛(11)으로부터의 신호들은 카운터(245)에 인가된다. 카운터 유닛(245)으로부터의 신호들은 멀티플렉서(246)가 어드레스 버스로부터 멀티플렉서 유닛(246)에 인가된 어드레스 신호들을 한정 레지스터(241-244)에 로드하도록 한다. 제어 신호들을 가능케하고 TLADDRNG 명령이 제거된 후에, BIST 유닛(20)이 작동하게 되고 테스트 절차들이 시작된다. 시작 과정의 일부로서 어드레스 카운터의 레지스터 리셋(reset) 동안, 스타트 로우 및 칼럼 어드레스들이 함께 어드레스 카운터들에 전송되고, 메모리 유닛의 테스트를 위한 스타트 어드레스가 제공된다. 스톱 어드레스는 어드레스 카운터 유닛(25)에 전송된다. 어드레스 카운터 유닛(25) 내의 카운터들이 증대되면서, 현재의 어드레스는 스톱 어드레스에 비교된다. 스톱 어드레스와 현재의 어드레스가 동일하면, ROM 워드(word) 명령에 대한 테스트 절차는 종료되고, 프로그램 카운터는 증대되며 ROM 명령의 실행이 시작된다. 스타트 어드레스 및 스톱 어드레스를 제어함으로써, 임의의 서브셋(subset) 또는 서브 어레이가 테스트를 위해 선택될 수 있다.
본 발명은 양호한 실시예를 참조하여 기술되었고, 본 기술분야에 숙련된 자들이라면 본 발명에서 벗어남이 없이 다양한 변화가 있을 수 있고 양호한 실시예의 구성 요소가 비슷한 다른 구성 요소로 대치될 수 있음을 이해할 것이다. 부가적으로, 본 발명의 사상을 일탈하지 않고, 특정 상황 및 재료를 본 발명의 교시에 적용하여 많은 수정을 가할 수 있다.
전술한 논의에서 명백한 바와 같이, 본 발명의 특정 양상은 설명된 예의 특정 세부 사항에 국한되지 않아서, 당업자에게는 다른 수정 및 응용이 있을것이 예측된다. 따라서, 출원인이 의도하고자 하는 바는 본 발명의 사상과 범주에서 벗어남이 없이, 특허 청구 범위가 모든 수정 및 응용을 포괄할 수 있는 것이다.
도1은 본 발명에 따른 내장형 자가 테스트 유닛을 포함하는 메모리 유닛의 개략도.
도2는 본 발명에 따른 메모리 유닛의 BIST 유닛 내의 어드레스 한정 레지스터 유닛의 블럭도.
도3은 어드레스 한정 유닛을 로드(load)하는 동안 선택된 신호들의 관계를 도시하는 타이밍도.
＜주요부분에대한부호의설명＞
11 : 클럭 버퍼 유닛
12 : 어드레스 버퍼 유닛
13 : 제어 버퍼 유닛
14 : 메인 제어 유닛
15 : 칼럼 디코더
16 : 로우 디코더 유닛
17 : 메모리 어레이
18 : DQ 버퍼 유닛
21 : 발진기 유닛
22 : 프로그램 제어/카운터 유닛
23 : BIST 검출기 유닛
24 : 어드레스 한정 유닛
25 : 어드레스 카운터 유닛
26 : 롬 유닛
27 : 타이밍 발생기 유닛
28 : 데이타 발생기 유닛
29 : 데이타 비교기 유닛

Claims (12)

  1. 반도체 메모리 어레이 및 관련 구성 요소들; 및
    상기 메모리 어레이 및 관련 구성 요소들을 테스트하는 내장형 자가 테스트 유닛
    을 포함하되,
    상기 내장형 자가 테스트 유닛은,
    선택된 서브 어레이를 정의하는 스타트 어드레스 신호들과 스톱 어드레스 신호들을 기억하기 위한 레지스터들을 포함하는 어드레스 한정 유닛을 포함하며,
    상기 레지스터들은 외부에서 발생된 신호들을 기억하는 것을 특징으로 하는 메모리 유닛.
  2. 제1항에 있어서, 상기 외부에서 발생된 신호들은 디자인-포-테스트(design-for-test) 절차의 결과로서 상기 레지스터에 기억되는 것을 특징으로 하는 메모리 유닛.
  3. 제1항에 있어서, 상기 BIST 유닛은 어드레스 카운터 유닛을 포함하고,
    상기 어드레스 카운터 유닛은 테스트될 반도체 어레이의 위치(location)에 대한 테스트 어드레스 신호들을 발생시키는 것을 특징으로 하는 메모리 유닛.
  4. 제3항에 있어서, 상기 스타트 어드레스 신호들 및 상기 스톱 어드레스 신호들은 상기 어드레스 카운터 유닛에 전송되고, 상기 반도체 메모리에서 테스트될 위치 범위를 정의하는 것을 특징으로 하는 메모리 유닛.
  5. 내장형 자가 테스트(BIST) 유닛을 갖는 메모리 유닛에서 반도체 메모리 어레이의 선택된 서브 어레이를 테스트하는 방법에 있어서,
    상기 BIST 유닛이 논-테스트 모드(non-test mode)에 있는 경우 외부에서 발생된 스타트 어드레스 신호들 및 스톱 어드레스 신호들을 기억 유닛에 기억시키되, 상기 스타트 어드레스 신호들 및 상기 스톱 어드레스 신호들이 상기 선택된 서브 어레이를 정의하는 단계; 및
    상기 스타트 어드레스 신호들 및 상기 스톱 어드레스 신호들을 상기 BIST 유닛의 어드레스 발생 유닛에 전송하되, 상기 스타트 어드레스 신호들 및 상기 스톱 어드레스 신호들이 상기 선택된 서브 어레이를 테스트하는 결과를 초래하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 기억 단계는 어드레스 신호들을 디자인-포-테스트 절차의 결과로서 상기 외부에서 발생된 스타트 어드레스 신호들 및 스톱 어드레스 신호들을 상기 메모리 유닛에 기억시키는 단계를 포함하는 것을 특징으로 하는 방법 .
  7. 제6항에 있어서, 상기 기억 단계는 상기 외부에서 발생된 스타트 어드레스 신호들 및 스톱 어드레스 신호들을 상기 BIST 유닛 내의 레지스터에 기억시키는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 메모리 어레이 및 관련 어드레싱/제어 장치를 갖는 반도체 메모리 유닛에서, 상기 메모리 어레이 및 관련 어드레싱/제어 장치들을 테스트하기 위한 내장형 자가 테스트(BIST) 유닛에 있어서,
    타이밍 신호들 및 미리 선택된 제어 신호들의 시퀀스를 발생시키기 위한 타이밍 신호 장치;
    상기 타이밍 신호들에 응답하여 미리 선택된 데이타 신호들의 시퀀스를 발생시키기 위한 데이타 신호 발생 장치;
    상기 타이밍 신호들에 응답하여 미리 선택된 어드레스 신호들의 시퀀스를 발생시키기 위한 어드레스 신호 발생 장치; 및
    상기 어드레스 신호 발생 장치에 결합되어 상기 어드레스 신호 발생 장치에 대한 스타트 어드레스 및 스톱 어드레스를 결정하기 위한 어드레스 한정 장치
    를 포함하고,
    상기 어드레스 한정 장치는 외부에서 발생된 스톱 어드레스 신호들 및 스톱 어드레스 신호들을 기억하는 것을 특징으로 하는 내장형 자가 테스트(BIST) 유닛.
  9. 제8항에 있어서, 상기 외부에서 발생된 스타트 어드레스 신호들 및 스톱 어드레스 신호들이 상기 메모리 어레이 및 관련 어드레싱/제어 장치의 단자를 통해서 상기 어드레스 한정 유닛에 전송되는 것을 특징으로 하는 BIST 유닛.
  10. 제8항에 있어서, 상기 스타트 어드레스 신호들 및 상기 스톱 어드레스 신호들이 상기 BIST 유닛에 의한 테스트를 상기 서브 어레이와 관련 어드레싱 및 제어 장치로 제한하는 것을 특징으로 하는 BIST 유닛.
  11. 제8항에 있어서, 상기 BIST 유닛은 스탠바이 모드를 포함하고,
    상기 메모리 어레이가 상기 스탠바이 모드 동안 액세스될 수 있는 것을 특징으로 하는 BIST 유닛.
  12. 제11항에 있어서, 상기 스타트 및 스톱 어드레스 신호들이 상기 스탠바이 모드 동안 상기 BIST 유닛에 기억되는 것을 특징으로 하는 BIST 유닛.
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