KR830000264B1

KR830000264B1 - 데이터 송수신 제어장치

Info

Publication number: KR830000264B1
Application number: KR1019790003727A
Authority: KR
Inventors: 쓰구오 미야께
Original assignee: 요시야마 히로기찌; 가부시기 가이샤 히다찌 세이사꾸쇼
Priority date: 1979-10-26
Filing date: 1979-10-26
Publication date: 1983-02-25

Abstract

내용 없음.

Description

데이터 송수신 제어장치

제1도는 본 발명을 실시한 시스템의 1예를 나타낸 시스템 구성도.

제2도는 어드레스 정보의 비트 구성을 설명하기 위한 도면.

제3도는 데이타 버스의 할당방법을 설명하기 위한 도면.

제4도는 모든 장치의 공통 어드레스에 의해 억세스 되는 정보의 예를 나타낸 도면.

제5도는 제1도 중의 어느 장치의 구체적 구성의 1예를 나타낸 블럭도.

제6도 및 제7도는 제1도 시스템에 있어서의 처리예를 나타낸 플로우도이다.

본 발명은 처리장치에 대해 복수의 하위 위치가 공통의 어드레스버스 및 데이타버스에서 접속된 시스템에 있어서의 각 하위장치를 위한 데이타 송수신 제어장치에 관한 것이다.

정보 처리 시스템, 예컨대 마이크로 컴퓨터 시스템에서는 장치간 신호선의 개수를 줄이기 위해 복수의 입출력 제어장치를 공통 어드레스 버스와 데이타버스로 처리장치에 접속하고 있다.

데이타의 전송제어는, 어드레스 버스상에 실려진 어드레스 정보의 일부에서 특정의 입출력 제어장치를 지정하고, 잔여부분에서 지정한 입출력 제어장치내의 레지스터 등을 지정함에 따라 데이타 버스를 거쳐 데이터의 전송을 실행하는 방식이 일반적으로 채용되고 있다.

그래서 이러한 시스템에 있어서 처리장치가 각 입출력 제어장치의 상태를 나타내는 정보를 알려고 하는 경우, 어드레스 버스상에 각 입출력 제어장치에 대한 어드레스 정보를 순차적으로 싣고 각 장치를 순번으로 지정할 필요가 있었다. 이 때문에 처리장치가 모든 입출력 제어장치로부터 상기 상태 정보를 취입할때까지는 꽤 많은 시간을 요하는 결점이 있었다.

따라서 본 발명의 목적은 처리장치가 복수의 입출력 제어장치로부터 그 상태 정보를 취입하는 경우에 처리장치와 입출력 제어장치 사이의 데이타 전송효율을 향상시키는 데 있다.

그러므로 본 발명의 요지는 처리장치에 대해 복수의 하위장치가 최소한 공통의 어드레스버스 및 데이타 버스에 접속된 시스템에 있어서, 어드레스 버스상의 최소한 일부의 신호를 수신하는 해당 신호가 입출력 제어장치를 선택하고 있는 것을 검출하는 제1회 회로(203)와 어드레스 버스상의 최소한 일부의 신호를 수신하여 해당 신호가 입출력 제어장치를 선택하고 있는 것을 검출하는 제1의 회로(203)와 어드레스 버스상의 최소한 일부의 신호를 수신하여 해당신호가 측정의 패턴을 나타내고 있는 것을 검출하는 제2의 회로(205)와, 데이터버스의 모든 비트선과의 사이에서 데이터의 수신 또는 송신을 행하는 제3의 회로(204)와, 데이터 버스중 입출력 제어 장치에 할당된 비트선과의 사이에서 데이터의 수신 또는 송신을 행하는 제4의 회로(206) 등을 각 하위장치에 설치하고, 그리고 제3의 회로는 제1회로의 출력에 의거하여 동작을 허가하고 제4의 회로는 제2의 회로의 출력에 의거하여 동작을 허가하도록 한 것에 있다.

이하 첨부 도면에 따라 본 발명을 구체적으로 설명한다.

제1도는 본 발명을 실시하는 시스템의 1예를 나타낸 시스템 구성도이다. 10은 처리장치, 20~27은 입출력 제어장치 등의 장치, 50은 제어신호선, 30은 8비트의 어드레스버스, 40은 8비트의 쌍방향성 데이터 버스이다.

제어신호(50)에는, IN신호선(처리장치(10)가 각 입출력 제어장치(20~27)에서 데이터 버스(40)를 거쳐 정보독해를 행하는 것을 지시한다), OUT 신호선(처리장치(10)가 각 입출력 제어장치(20~27)에 대하여 데이차버스(40)를 거쳐 정보의 송출을 행하는 것을 지시한다) 및 STB신호선(처리장치(10)에서 각 입출력 제어장치(20~27)에 대하여 정보의 기입을 지시한다)이 있다.

어드레스버스(30)에 실려지는 어드레스 정보의 비트구성을 제2도에 나타낸다. 어드레스 정보는 8비트로 이루워지고, 비트(0~2)가 장치 어드레스, 비트(3~7)가 장치내 어그레스이다.

그리고 본 실시예에서는 어드레스 정보의 비트(3~7)를 다음과 같이 정의하고 있다.

즉, 비트(3~5)가 (000)₂~(110)₂의 범위인 때, 비트 (3~7)는 비트(0~2)에서 지정된 특정장치 내의 특정의 레지스터를 지정한다.

이 경우는 비트(0~2)에서 지정된 장치내의 비트(3~7)에 지정된 레지스터가 데이터버스를 전유(專有)하게 된다. 또 비트(3~5)가, (111)₂인 때는 비트(0~2)는 무효가 되고 모든 장치가 지정된다.

그리고 비트(6~7)에 의해 각 장치내의 1비트의 레지스터가 지정된다. 이 경우 각 장치내의 지정된 레지스터는 장치마다 미리 정해진 데이타버스의 1개의 신호선에 접속된다(입출력 제어장치(ai)(i=0.1.......7)는 데이터 버스의 i비트에 접속된다).

제3도에 데이타버스의 할당상태를 나타낸다. 즉 어드레스 정보의 비트(3~7)가 각 장치 전용 어드레스의 경우(비트(3~5)가 (111)₂외의 경우)는, (가)와 같이 데이터 버스의 8비트가 모두 특징의 장치에 할당된다.

어드레스 정보가 모든 장치의 공통 어드레스의 경우(비트(3~5)가 (111)₂경우)는, (나)와 같이 데이터 버스가 1비트씩 각 장치에 할당된다.

제4도에 모든 장치의 공토의 어드레스에 의해 억세스하는 각 장치 공통의 정보의 예를 나타낸다. 이 도면은 후술하는 동작 설명에 있어서 적당하게 참조된다.

상기 입출력 제어장치(2i(20~27))의 구성예를 제5도에 나타내어 설명한다.

201은 어드레스 버스(30)의 비트(0~2)를 디코드하고 입출력 제어장치 (2i)가 지정된 때는 신호(i)를 출력하는 회로, 202는 어드레스 버스(30)의 비트(3~5)를 디코드하고 어드레스 정보가 각 장치 전용 어드레스인 때는 신호(iS)를, 모든 장치의 공통 어드레스인 때는 신호(C)를 출력하는 회로이다.

또 203은 데이타 버스(40)를 거쳐 접수하는 각 장치 전용의 정보를 격납하는 레지스터류와 그 주변회로이다.

이 회로(203)에는, 신호(i),(iS),어드레스버스(30)의 비트(3~7) 제어신호(50)의 OUT 신호선과 STB 신호선이 접속된다.

이 회로(203)의 8비트의 출력선(210)는 회로(204)를 거쳐서 데이타 버스(40)에 접속된다. 회로(204)에는, 신호(i),(iS)와 제어신호선 (50)의 IN 신호선이 접속된다.

회로(203)는 신호(i),(iS)가 모두 유효하며(어드레스 비트(3~7)이것이 각각 장치전용 어드레스인 경우에 OUT 신호선이 유효인 때는 STB 신호가 유효가 된 시점에서 어드레스 비트(3~7)에서 지정되는 레지스터에 데이터 버스(40)상의 정보를 격납하고 또 IN 신호가 유효인 때는 어드레스 비트(3~7)에서 지정되는 레지스터의 내용을 출력선(210)에 출력한다.

출력선(210)에 출력될 때는 신호(i),(iS) 및 IN 신호선이 모두 유효하기 때문에 회로(204)도 작동상태에 있고, 출력선(210)의 정보가 회로(204)내의 드라이버를 통하여 데이터버스(40)에 실려진다.

205는 모든 장치의 공통어드레서에 의해 억세스 되는 정보(제4도 참조)를 격납하는 1비트 레지스터와 그 주변회로를 포함하는 공통어드레스에 의해 억세스 되는 정보(제4도 참조)를 격납하는 1비트 레지스터와 그 주변회로를 포함하는 회로이다. 이 회로(205)에는 신호(C)와 어드레스버스(30)의 비트(6~7), OUT, STB의 각 제어신호선 및 데이타 버스(40)의 입출력 제어장치(2i)에 할당되는 비트(i)가 접속된다.

또 회로(205)의 1비트 출력선(220)은 회로(206)를 거쳐 데이터버스(40)의 비트(i)에 접속된다.

이 회로(206)에는 신호(C)와 IN 신호선이 접속된다. 회로(205)는, 신호(C)가 유효하고(모즌 장치의 공통 어드레스의 경우), OUT신호선이 유효인 때는 STB 신호가 유효가 된 시점에서 어드레스 비트(6~7)에서 지정되는 1비트 레지스터에 데이터 버스(40)의 i비트의 정보를 격납하고 또 IN 신호가 유효인 때는 지정 레지스터의 내용을 출력선(220)에 출력한다.

출력선(220)에 출력될 때는, 신호(IN),(C)가 다같이 유효이므로 회로(206)도 작동상태에 있고, 출력선(220)의 정보가 회로(206)내의 드라이버를 거쳐 데이터 버스(40)의 비트(i)에 실려진다.

이상으로 명백해진 바와 같이, 처리장치(10)는 어드레스 버스(30)에 모든 장치의 공통 어드레스 정보를 싣는 것에 의해 모든 장치(20~27)를 동시에 억세스하여 정보의 접수를 행할 수 있다.

다음에 상기 실시예 시스템에 있어서의 처리의 예를 개략적으로 설명한다.

제6도는 시스템의 모든 장치를 한꺼번에 리세트 하는 처리의 플로우 도면이다.

스랩(S1)에서 처리장치(10)내의 어큐뮤레이터(ACC)에 모든 비트"1"의 데이터를 세트한다. 이어서 스탬(S2)에서 어드레스 버스(30)에 어드레스 정보(00011110)₂를 실어서 OUT명령을 발행한다.

이 명령에 의해 어큐뮬레이터의 내용이 데이터버스(40)에 실려지고, STB 신호가 송출된다. 어드레스버스(30)의 비트(3~5)가 (111)₂이므로 이 OUT 명령이 모든 장치에 공통으로 발행된 것을 각 장치(20~27)가 판정하고 각 장치는 그것에 할당된 데이터버스(40)의 각 비트의 정보를 소정의 레지스터에 세트한다.

이 경우 어드레스버스(30)의 비트(6~7)가 (10)이고, 데이터버스(40)상의 데이타(11111111)₂는 리세트 정보이기 때문에(제4도 참조), 모든 장치(20~27)가리세트 하게된다.

제7도는 장치(20~27)중 장치(20~23)의 개입중단 보류상황을 조사하고 개입중단 보류중의 장치가 있었던 때는 우선순위(20)이 가장 우선순위가 높고, 21,22....27의 순으로 우선순위 낮게 되는 것으로 한다)에 따라 개입중단 처리를 행하고, 개입중단 보류를 리세트하는 처리의 플로우드이다. 스텝(S11)에서 처리 장치(10)의 어큐뮬레이터에 데이타(11110000)₂를 세트한다.

이 데이타는 다음의 스텝(S12)에서 각 장치에 보내는 마스크 비트이고, 장치(20~23)에 대해서는 개입 중단 요인을 표시시키기 위하여 "1"을 부여하고, 다른 장치(24~27)에 대해서는 개입중단 요인을 억제하기 위해 "0"을 부여하는 데이터이다.

스탭(S12)에서는 처리장치(10)는 어드레스 버스(30)에 어드레스 정보(00011101)₂를 싣고, 어큐뮬레이터의 내용을 데이터 버스(40)를 거쳐 모든 장치에 보내는 OUT명려을 발행한다.

각 장치는 어드레스 버스의 비트(3~5)가, (111)₂이기 때문에 모든 장치의 공통 어드레스인 것을 판단하고, 또 각 장치는 어드레스 버스(6~7)가, (01)이므로 데이터 버스상의 데이터가 개입중단 마스크 정보라고 판단한다(제4도참조). 각 장치는 데이타 버스상의 대응 비트 정보를 수취하지만, 장치(20~23)는 그것에 대한 마스크 비트가 "1"이므로 개입중단 요인을 마스크하지 않고 다른 장치(24~27)는 그것에 대한 마스크 비트가 "0"이므로 개입중단 요인을 마스크 한다.

스탭(S13)에서는, 처리장치(10)는 어드레스 버스(30)에 어드레스 정보(00011100)를 실어서 어큐뮬레이터에 모든 장치로부터의 개입중단 요인을 취입하는 IN명령을 발행한다 여기서 개입중단 요인이 마스크 되지 않은 장치(20~23) 중 장치(20),(21)에 개입중단요인이 있다고 하면 어큐뮬레이터에는 (11000000)₂가 세트되게 된다. 그리고 이 경우 각 장치와 처리장치와의 사이의 정보의 전송은 모든 장치가 각각 할당된 데이타버스의 비트를 사용하여 동시에 행해지는 것은 물론이다.

스탭(S14)에서는 어큐뮬레이터의 내용을 체크하고, 어큐뮬레이터내의 모든 비트가 "0"이라면 개입중단 처리를 종료하고, 그렇지 않을 때는 스탭(S15)으로 진행한다.

본 예에서는 후자의 경우이므로 스탭(S15)으로 진행한다. 스탭(S15)에서 처리장치(10)는 어큐뮬레이터의 "1'비트를 스캔하여 가장 우선순위의 높은 장치(20)에 대응하는 비트만을 "1"에 세트한다.

따라서 어큐뮬레이터의 내용은 (10000000)₂에 세트되게 된다.

스탭(S16)에서 처리장치(10)는 어드레스 버스(30)에 (00011100)를 실어서 OUT명령을 발행한다.

이 어드레스 정보는 모든 장치의 공통 어드레스 버스(30)에 (00011100)를 실어서 OUT명령을 발행한다.

이 어드레스 정보는 모든 장치의 공통 어드레스이고, 또 어드레스 버스의 비트(6~7)가,(00)이므로 각 장치(20~27)는 데이타 버스(40)상의 데이터가 개입중단보류 리세트 정보이 것을 이해할 수 있다.

본 예에서는 데이타 버스(40)의 비트(0)만이 "1"이므로 그것에 대응하는 장치(20)의 개입중단 요인이 리세트 된다. 스탭(S17)에서 처리장치(10)가 개입중단에 필요한 동작을 행한다.

이상 기술한 것으로서 명백해진 바와같이 본 발명에 의하면 처리장치는 기존의 어드레스 버스, 데이터 버스를 사용하여 복수의 하위장치를 동시에 엑세스 할 수 있기 때문에 데이터 전송효율을 향상시킬 수 있고 또 처리장치는 어드레스를 갱신할 필요가 없기 때문에 모든 하위장치로부터의 데이터를 고속으로 취입할 수 있다.

또 마치크로 컴퓨터에 의한 시스템 등에서는 인터페이스 신호선의 증가는 그다지 바람직하지 않으나 이 점에서도 본 발명의 방식은 격별하게 신호선을 증설할 필요가 없으므로 유리하다.

Claims

처리장치(10)에 대해 복수의 하위장치가 최소한 공통의 어드레스 버스(30) 및 데이터 버스(40)에서 접속된 시스템에 있어서의 각 하위장치를 위한 데이터 송수신 제어장치에 있어서, 어드레스 버스(30)상의 최소한 일부의 신호를 수신하여 해당 신호가 입출력 제어장치2(i)를 선택하고 있음을 검출하는 제1의 회로(203)와, 어드레스 버스(30)상의 최소한 일부의 신호를 수신하여 해당 신호가 특정의 패턴을 나타내고 있는 것을 검출하는 제2의 회로(205)와,, 데이타 버스(40)의 모든 비트선과의 사이에서 데이터의 수신 또는 송신을 행하는 제3의 회로(204)와, 데이터 버스(40) 중 입출력 제어장치(2i)에 할당된 비트선과의 사이에서 데이터의 수신 또는 송신을 행하는 제4의 회로(206)등을 가지며,상기 제3의 회로는 제2의 회로 출력에 의거하여 동작을 허가시키고 상기 제4의 회로는 제2의 회로 출력에 의거하여 동작을 허가시키는 것을 특징으로 하는 데이터 송수신 제어장치.