JPS61148546A - フアイル制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のデータ処理装置に接続され、複数のデー
タ処理システムが共有するファイルの論理アクセス制御
を行うファイル制御装置に関するもので、特に排他制御
方式に関するものである。

〔従来の技術及び発明が解決しようとする問題点〕従来
、複数のデータ処理装置がファイルを共有スルマルチホ
ストコンピュータシステムテハ、ファイルの排他制御を
含むアクセス制御をマスクホストコンピュータと呼ばれ
る特定のホストコンビエータが行っていた。このため、
マスクホストコンピュータの負荷が大きく１本来のホス
トコンビエータとしての処理能力を制限せざるを得ない
。

加えて、ホストコンビエータ間の通信装置等も必要とす
秦などの欠点があった。この欠点を除去するため最近で
は共有ファイルのアクセス制御を行う磁気ディスク制御
装置や、さらには、ホストコンピュータには物理ファイ
ル装置を意識させることなく、論理アクセスを可能とし
た共有ファイルのアクセス制御を行うファイル制御装置
などが提案されている。

しかし、アクセス要求の妥当性チェックに関しては、多
くの場合、アクセスの対象となるブロックに関するアク
セス制御情報をいくつかのテーブルを参照して制御ゾロ
セサ等が順に処理していたため１時間を要した上、処理
も複雑になる欠点があった０ 本発明の目的は、上記欠点を除去し、複数のホストコン
ピュータの共用ファイルアクセス制ａｔ−ホストコンピ
ュータにたよることなく、かつアクセス権チェックを高
速に行うファイル制御装置を提供することにある。

〔問題点を解決するための手段〕

本発明のファイル制御装置は、複数のデータ処理装置を
接続する複数の送受信部を有する第１のインタフェース
手段と、前記送受信部に接続されて、前記データ処理装
置からの指令を識別する命令識別手段と、前記送受信部
に接続されて、前記命令がファイル装置へのデータの書
込みまたは読出しを目的とする命令であるデータアクセ
ス命令であるときは、このデータアクセス命令に引続い
て前記データ処理装置から送出されるセグメント番号お
よびブロック番号を含む入力論理アドレスを格納するバ
ッファメモリ手段と、前記バッファメモリ手段に接続さ
れたアドレス変換手段とを含むＯ 前記アドレス変換手段は、前記バッファメモリ手段から
の前記セグメント番号に応答して、このセグメント番号
に対応する索引テーブルアドレスを計算して送出するハ
ツシング回路と、この索引テーブルのエントリアドレス
に応答して複数のアクセス制御情報（アクセス妥当性チ
ェック情報を含む）を１組とする複数組のエントリ情報
を記憶する前記索引テーブルから該当する１組のエント
リ情報を送出する索引テーブルメモリと、この二ン）　
ＩＪ情報に含まれる複数のセグメント番号と前記入力論
理アドレス中のセグメント番号とを比較して、これらが
一致するセグメント番号を有するアドレス変換情報に含
まれるセグメントエントリアドレス及びアクセス妥当性
チェック情報を送出する比較手段と、このアクセス妥当
性チェック情報に基づくアクセス要求の妥当性を確認し
て、要求が許される時は前記セグメントエントリアドレ
スを送出するアクセス妥当性チェック手段と、このセグ
メントエントリアドレスに応答して、複数のセグメント
エントリ情報からなる複数のセグメントエントリを記憶
するセグメントテーブルから該当するセグメントエント
リを選び出して、その中に含まれる複数のブロック情報
を送出するセグメントテーブルメモリとを備えている。

本発明のファイル制御装置は、更に、複数のファイル装
置を接続する複数の送受信部を有し、前記第１のインタ
フェース手段と前記ファイル装置の間でデータの送受を
行う第２のインタフェース手段と、前記アドレス変換手
段から前記複数のブロック情報と前記バッファメモリか
ら前記ブロック番号とを受けて、前記第２のインタフェ
ース手段に接続すべきファイル装置のプロ、りを指令し
。

かつ前記第１のインタフェース手段と前記命令識別手段
と前記バッファメモリ手段と前記アドレス変換手段との
動作を制御する制御ゾロセサ手段とを備えている。

〔実施例〕

次に本発明について図面を参照して詳細に説明する。

第１図を参照すると９本発明の一実施例であるファイル
制御装置４は、データ処理装置（、ホストコンピュータ
）２を接続するだめの送受信部４２ａを複数有するイン
タフェース回路４２と、送受信部４２ａに対応して設け
られデータ処理装置２からの命令の種類を識別するため
の複数の命令識別回路４６と、データ処理装置２からの
命令がデータアクセス命令である時データアクセス命令
に引続いて送られる入力論理アドレスを一時格納する複
数個のバッファメモリ４４を備えている。入力論理アド
レスとは、データ処理装置番号（以下システムＩＤと略
称）とタスク番号（以下タスクＩＤと略称）とセグメン
ト番号（以下ＳＥＧ　＋と略称）とプロ、り番号（以下
ＢＬＫすと略称）とを含む情報である。

ファイル制御装置４はまた。バッファメモリ４４からシ
ステムＩＤ、タスクＩＤ及びＳＥＧ　＋　全入力されて
、そのＳＥＧ＋に対応するセグメントエントリを選び出
して、アクセス要求の妥当性をチェックし要求が妥当で
あれば、その中に含まれる全ブロック情報を送出するア
ドレス変換部５０と。

該アドレス変換部５０からの全ブロック情報及びバッフ
ァメモリ４４からの入力論理アドレス中のＢＬＫ≠を入
力されて、この全ブロック情報から該当するブロックの
ブロック情報（ＢＬＫ＋に対応するファイル装置上の物
理アドレスと該ファイル装置への接続経路を指定するア
クセス・ぐス情報とこのブロックに対する書込／読出の
可否及び条件を指定する排他制御情報とを含む）を選び
出して。

インタフェース回路５４に対して該当するファイル装置
との接続を指令する一制御ゾロセサ４８と。

該制御プロセサ４８の指令により接続される複数のファ
イル装置６の中から指定されたファイル装置を選び出し
て、該当するブロックに対してホストコンビ島−夕２か
らインタフェース回路４２を介して送受されるデータの
書込／読出を行うインタフェース回路５４とを備えてい
る。なお制御プロセッサ４８は前記機能の他バッファメ
モリ４４゜命令識別回路４６及びアドレス変換部５０の
動作の制御も行う。

次に上述のように構成されているファイル制御装置の動
作について説明する。

ホストコンピュータ２からファイル制御装置４　゛にデ
ータアクセス命令が送られると、該ホストコンぎユータ
に接続されている送受信部４２を通して命令識別回路４
６に入力される。命令識別回路４６はこの入力命令を識
別して、この命令が引続いて送出されてくる情報をバッ
ファメモリ４４に格納すべき命令であることを制御プロ
セサ４８に知らせるので、制御ゾロセサ４８はデータア
クセス命令に引続いてデータ処理装置２から送られてく
る入力論理アドレスをバッファメモリ４４に格納させる
。

バッファメモリ４４への入力論理アドレスの格納が終わ
ると、制御プロセサ４８はバッファメモリ４４に格納さ
れた入力論理アドレス中のシステムＩＤ、タスクＩ　Ｄ
　、　ＳＥＧす（これらを総称してキ一部と呼称）をア
ドレス変換部５０に入力させるとともに命令の種別も指
示するので、アドレス変換部５０は命令の種別に従い要
求の妥当性をチェックし要求が妥当であれば前記ＳＥＧ
≠に対応するセグメントに含まれるすべてのブロックに
関する全ブロック情報を制御プロセサ４８に送出する（
アドレス変換部５０の構成及び動作の詳細については後
述する）。

制御プロセサ４８はこの全ブロック情報及びバッファメ
モリ４４から入力論理アドレス中のＢＬＫ≠を入力して
このＢＬＫ◆に対応するブロック情報を選んでその内容
を読出し、該当するファイル装置への接続経路とファイ
ル装置上の物理アドレスをインタフェース回路５４に送
出する。インタフェース回路５４は該情報に従い指定さ
れたファイル装置６とデータ処理装置２とをインタフェ
ース回路４２を介して接続し、ファイル装置６の当該ブ
ロックへのデータの書込／読出を行う。

第２図はアドレス変換部５０の詳細を示すブロック図で
ある。アドレス変換部５０は、バッファメモリ４４に格
納されている入力論理アドレス中のキ一部を入力されて
、索引テーブルメモリのエントリアドレスを計算して送
出するハツシング回路５０２と、該ハツシング回路５０
２の出力を受けて、記憶している索引テーブルから該ア
ドレスに存在しているエントリの全情報（入力論理アド
レスのキ一部とそのＳＥＧ＋に対応するセグメントエン
トリアドレスと、アクセス妥当性チェック情報を含む〕
を出力する索引テーブルメモリ５０４と、索引テーブル
メモリ５０４からの出力情報中のキ一部とバッファメモ
リ４４からの入力論理アドレス中のキ一部とを入力され
て、それらが一致するか否かを比較する複数の比較器５
０６ａと。

該比較器５０６ａの出力と前記索引テーブルメモリ５０
４から出力されるセグメントエントリアドレス及びアク
セス妥当性チェック情報とを入力される複数のアンド回
路５０６ｂとを有する比較回路５０６と、該比較回路５
０６からの出力であるアクセス妥当性チェック情報とセ
グメントエントリアドレスを入力されて、アクセス妥当
性チェックを行い要求が妥当であればセグメントエント
リアドレスを出力する妥当性チェック回路５０７（妥当
性チェック回路の構成及び動作の詳細については後述す
る）と、該妥当性チェ、り回路５０７からの出力である
セグメントエントリアドレスを入力されて、内部に記憶
しているセグメントテーブルから該当セグメントエント
リアドレスに存在するすべてのブロック情報を送出する
セグメントチーフルメモリ５０８とから構成されている
。

上述のように構成されているアドレス変換部５０は次の
ように動作する。すなわち、ハツシング回路５０２にバ
ッファメモリ４４から入力論理アドレスのキ一部が入力
されると、ハツシング回路５０２はこれによりエントリ
アドレスを計算してこれを索引テーブルメモリ５０４に
送出する。

索引テーブルメモリ５０４には索引テーブルとして複数
組の二ン）　ＩＪが記憶されているので、索引テーブル
メモリ５０４はこのエントリアドレスを入力されてこの
アドレスに存在するエントリニ含まれるすべてのアドレ
ス変換情報（キ一部子セグメントエントリアドレス＋ア
クセス妥当性チェック情報）を比較回路５０６に送出す
る。比較回路５０６は、この索引テーブルメモリから送
出されるアドレス変換情報のうちのキ一部とバッファメ
モリ４４から直接入力されるキ一部とをそれぞれ対応す
る比較器５０６ａに入力されて、それらが一致するか否
かを比較する。各比較器５０６ａの出力はそれぞれ索引
テーブルメモリから送出されるアドレス変換情報のうち
のセグメントエントリアドレス及びアクセス妥当性チェ
ック情報と共にアンド回路５０６ｂに入力されるので、
比較器５０６ａでキ一部が一致したアドレス変換情報の
セグメントエントリアドレスとアクセス妥当性チェック
情報がアクセス妥当性チェック回路５０７に入力される
。アクセス妥当性チェック回路５０７は、命令の種類に
応じてアクセス妥当性チェック情報の内容をチェックし
て１条件が満足されている場合セグメントエントリアド
レスをセグメントテーブルメモリ５０８に出力する。セ
グメントテーブルメモリ５０８は、このファイル制御装
置４に接続されているファイル装置６のすべてのセグメ
ントに関してそのセグメントに含まれるすべてのブロッ
クのブロック情報（物理アドレス＋アクセス）ｅス情報
＋排他制御情報等）をセグメントエントリ５０８ａとし
て記憶しているので、上記セグメントエントリアドレス
を入力されると、このアドレスに存在するセグメントエ
ントリを制御プロセサ４８に送出する。従って、制御プ
ロセサ４８は、既述のように、このセグメントエントリ
とバッファメモリ４４とから入力する入力論理アドレス
のＢＬＫすとから所定のブロック情報を選び出して、フ
ァイル装置６の制御を行う。

第３図はアクセス妥当性チェック回路５０７のブロック
図である。アクセス妥当性チェック回路５０７は、比較
回路５０６からのアクセス妥当性チェック情報を入力さ
れて、一時記憶するレジスタ回路５０７ａと、前記制御
プロセサ４８からの命令の種別情報を入力されて、命令
種別に応じて対応する出力信号線を選択する選択回路５
０７ｂと１選択回路５０７ｂの出力信号線毎にチェック
の対象となるレジスタ回路５０７ａに記憶されたアクセ
ス妥当性チェック情報のうちの決められた情報を入力と
する複数のアンド回路５０７Ｃと。

複数のアンド回路５０７Ｃの各出力を入力とするオア回
路５０７ｄと、前記比較回路５０６からのセグメントエ
ントリアドレスと上記オア回路５０７ｄの出力を入力と
するアンド回路５０７ｅとから構成される。

以下に本実施例でのアクセス制御について動作とチェッ
ク内容について概述する。データ処理装置２で実行され
るタスクがファイル装置６のデータをアクセスする場合
、最初にセグメントの割当て要求を行う。ファイル制御
装置４はセグメント割当て要求命令を受は取ると、その
アーギーメントで指定される利用者名９割当てモード、
処理モードに従いセグメントテーブルメモリ５０８に記
憶する該当セグメントテーブルエントリ内のセグメント
属性情報に基づき利用者とアクセス権のチェックを行い
要求された処理が許されるかどうかをチェックする（更
新権のない利用者が更新処理を要求した場合はこれを拒
否するなど）。要求が許可されると、前記セグメントテ
ーブルエントリ５０８ａ内のセグメントステータス情報
から該セグメントが他タスクに割当て済か否かをチェッ
クし１割当て済であれば他タスクの割当てモード及び処
理モードと要求された割当てモード及び処理モードの妥
当性をチェックする（他タスクが排他割当ての場合共用
割当て要求は拒否されるなど）。

以上のチェックで割当てが可能となると索引テーブルメ
モリ５０４の該当エントリにアドレス変換情報（妥当性
チェック情報及びセグメントエントリアドレスを含む）
を登録する。

ふ１記処理でのファイル制御装置４の動作は詳述しない
が制御ノロセサ４８の制御により行われる。

データアクセス要求時妥当性チェック回路５０７は、比
較回路５０６からの前記アクセス妥当性チェック情報（
第３図では当該セグメントがタスクにアサインされてい
るかどうかを示すＡ、更新か参照かを示す処理モードＵ
、ロックされているかトウかを示すロックモードＬ等）
をレジスタ回路５０７ａに一時記憶する。選択回路５０
７ｂには前記制御プロセサ４８から命令の種別情報が入
力されておシ、命令種別に従いいずれかひとつの出力信
号線が有効となる（データの読出し要求の場合、第３図
の信号線６０１が有効となシ、書込み要求の場合信号線
６０２が有効となる）。アンド回路５０７ｃの最上段の
ものは前記レジスタ回路５０７ａに記憶されたアサイン
情報Ａと前記選択回路５０７ｂの出力信号線６０１を入
力としているので、データ読出し要求時要求セグメント
が該タスクにアサインされていれば出力を有効とする。

オア回路５０７ｄは前記複数のアンド回路５０７Ｃの出
力を入力としており、アンド回路５０７Ｃのいずれかひ
とつでも有効となれば、出力を有効とする。アンド回路
５０７ｅはオア回路５０７ｄの出力と前記比較回路５０
６からのセグメントエントリアドレスを入力とし、アク
セス要求の妥当性チェックが満足した場合にセグメント
テーブルメモリにセグメントエントリアドレスを出力す
る。

すなわちデータ読出し要求の場合、要求セグメントが該
タスクにアサインされていれば、セグメントエントリア
ドレスが出力され、アサインされていなければ出力され
ない。書込み要求時は、要求セグメントが該タスクにア
サインされ、かつ更新処理モードとなっている場合のみ
セグメントエントリアドレスが出力される。以下命令種
別に従い。

妥当性チェック情報に基づくチェックが行われることは
、容易に推察できる。また、妥当性チェック情報の内容
に従いレジスタ回路５０７ａとアンド回路５０７０間に
ノット回路を入れる必要があることも推察可能である。

〔発明の効果〕

以上説明したように本発明のファイル制御装置を用いる
ことによシ、マスターホストコンビエータの負荷を軽減
し、ホストコンピュータのオペレーションシステムを簡
素化し、しかも高速な排他制御を含むアクセス制御が可
能となる。

【図面の簡単な説明】

第１図は本発明のファイル制御装置の一実施例を示すブ
ロック図、第２図は第１図のアドレス変換部の詳細を示
すブロック図、第３図は第２図のアクセス妥当性チェッ
ク回路の詳細を示すブロック図、第４図は索引テーブル
のエントリ内の１組のアドレス変換情報を示す図である
。 ２・・・ホストコンピュータ、４−・ファイル２制御装
置、６・・・ファイル装置、４２．５４・・・インタフ
ェース回路、４２ａ・・・送受信部、４４・・・バッフ
ァメモリ、４６・・・命令識別回路、４８・・・制御プ
ロセサ。 ５０・・・アドレス変換部、５０２・・・ハツシング回
路。 ５０４・・・索引テーブルメモリ、５０６・・・比較回
路。 ５０７・・・妥当性チェック回路、５０８・・・セグメ
ンｊ＄１図 弗２図

Claims (1)

1. 【特許請求の範囲】 １、複数のデータ処理装置と接続される複数の送受信部
   を有する第１のインタフェース手段と、前記送受信部に
   接続され、前記データ処理装置からの命令を識別する命
   令識別手段と、 前記送受信部に接続され、前記命令がファイル装置への
   データの書込み又は読出しを目的とする命令であるデー
   タアクセス命令であるときは、このデータアクセス命令
   に引続いて前記データ処理装置から送出されるセグメン
   ト番号及びブロック番号を含む入力論理アドレスを格納
   するバッファメモリ手段と、 前記バッファメモリ手段に接続されたアドレス変換手段
   と、 複数のファイル装置を接続する複数の送受信部を有し、
   前記第１のインタフェース手段と前記ファイル装置との
   間でデータの送受を行う第２のインタフェース手段と、 前記アドレス変換手段に接続された制御プロセッサ手段
   とを備え、 前記アドレス変換手段は、前記バッファメモリ手段から
   前記セグメント番号を受信して、このセグメント番号に
   対応する索引テーブルのエントリアドレスを計算して送
   出するハッシング回路と、前記索引テーブルのエントリ
   アドレスに対応する複数のアドレス変換情報（アクセス
   妥当性チェック情報を含む）を１組とする複数組のエン
   トリ情報を記憶する前記索引テーブルから該当する１組
   のエントリ情報を送出する索引テーブルメモリと、この
   エントリ情報に含まれる複数のセグメント番号と前記入
   力論理アドレス中のセグメント番号とを比較して、一致
   するセグメント番号を有するアドレス変換情報（アクセ
   ス妥当性チェック情報を含む）からセグメントエントリ
   アドレス情報を送出する比較回路と、前記セグメントエ
   ントリアドレス情報に含まれるアクセス妥当性チェック
   情報に基づき、アクセス要求の妥当性チェックを行い、
   要求が許される時は前記セグメントエントリアドレス情
   報に含まれるセグメントエントリアドレスを送出するア
   クセス妥当性チェック手段と、前記セグメントエントリ
   アドレスを受けて複数のセグメントエントリ情報からな
   る複数のセグメントエントリを記憶するセグメントテー
   ブルから該当するセグメントエントリを選出して、その
   中に含まれる複数のブロック情報を送出するセグメント
   テーブルメモリとを備え、 前記制御プロセッサ手段は、前記アドレス変換手段から
   前記複数のブロック情報と前記バッファメモリ手段から
   の前記ブロック番号とを受けて、前記第２のインタフェ
   ース手段に接続すべきファイル装置のブロックを指示し
   、かつ前記第１のインタフェース手段と前記命令識別手
   段と前記バッファメモリ手段と前記アドレス変換手段の
   動作を制御することを特徴とするファイル制御装置。