JPS61196351A - デバイス制御装置用インターフエース装置 - Google Patents

デバイス制御装置用インターフエース装置

Info

Publication number
JPS61196351A
JPS61196351A JP61040149A JP4014986A JPS61196351A JP S61196351 A JPS61196351 A JP S61196351A JP 61040149 A JP61040149 A JP 61040149A JP 4014986 A JP4014986 A JP 4014986A JP S61196351 A JPS61196351 A JP S61196351A
Authority
JP
Japan
Prior art keywords
dma
bus
data
control device
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61040149A
Other languages
English (en)
Inventor
ユージン・ピーター・ゲレテイ
ジテンダー・クマー・ビジ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Standard Electric Corp
Original Assignee
International Standard Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Standard Electric Corp filed Critical International Standard Electric Corp
Publication of JPS61196351A publication Critical patent/JPS61196351A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Communication Control (AREA)
  • Computer And Data Communications (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野〕 この発明は、一般にＤＭＡ　（直接メモリアクセス）制
御装置と共に使用される装置に関し、特に、Ｄ　Ｍ　Ａ
　ｌｌ１１０装置とこのＤＭＡ制御装置に関連したマイ
クロコンピュータとの間の通常の通信を傍受するするよ
うに構成された装置に関する。
［発明の技術的背景〕 データ通信の出現以来ずっと、システム設計者の主な仕
事はデータ通信に附随する周辺装置の効率的な制御に関
することであった。この仕事は継続されてきているが、
依然として問題が残っている。これは、周辺装置の種類
（例えばワークステーション、プリンタ等）の多様性の
ためばかりでな（、処理データ速度の多様性、および製
造仕様が異なっているためである。この仕事は、使用可
能なマイクロプロセッサの多様性によってさらに複雑に
なる。このようなマイクロプロセッサの大部分は、周辺
装置と情報を直接的に交換できない。
このため、周辺装置とデータフローを制御するマイクロ
プロセッサとの間の通信を可能にするように構成された
ある形式のインターフェース装置が必要となる。
これらの問題に対する通常の解決策は、一連の命令すな
わち特定の周辺装置を制御するための特有プログラムを
有するインターフェースを備えることであった。またさ
らに、マイクロプロセッサとそのインターフェースとの
間には、ランダムアクセスメモリ（ＲＡＭ）のようなデ
ータ記憶媒体が挿入された。その動作においては、マイ
クロプロセッサは、このマイクロプロセッサの〇−カル
パスを介して、少しの情報を記憶媒体に転送することに
なったであろう。そして、このマイクロプロセッサは、
この−組の情報をインターフェース装置に転送する。そ
して、この周辺装置は、インターフェース装置に記憶さ
れたプログラムに従って制御され、その情報を受信する
。この転送が終了すると、インターフェース装置は、転
送すべき次の情報を得るために、記憶媒体に応答を指令
するか、または単にアイドル状態になる。この記憶媒体
には、次の情報を頁末するために、情報がインターフェ
ース装置に一旦転送されるとマイクロプロセッサが実行
しているタスクに関係なく、そのマイクロプロセッサに
割込みを発生させるプログラムが記憶されている。
このような転送手順では、その転送速度が極端に遅くな
り効率的でないことが明白である。したがって、現在の
システムは、大量の情報を提供するために、マイクロプ
ロセッサ用の拡張されたレジスタを一般に備えている。
この情報は、インターフェース装置を介して、周辺＠璽
へ中継される。
この技術によって得られる特徴は、記憶媒体からマイク
ロプロセッサへの割込みの発生間隔が増加することであ
る。
これにもかかわらず、大部分の通常のシステムは、マイ
クロプロセッサとそのマイクロプロセッサのローカルバ
スに沿った記憶媒体との間で情報が転送されることを頻
繁に必要とする。このローカルマイクロプロセッサバス
は、記憶媒体とインターフェース装置との間の情報転送
にも使用される。この結果、次の命令のためのマイクロ
プロセッサへの割込みに加えて、マイクロプロセッサは
、記憶媒体とデバイスインターフェース装置との間でデ
ータ転送が行われている期間中にも割込まれ、そのロー
カルバスへのアクセスが解除される。この結果、マイク
ロプロセッサは、任意の与えられた時間において、１つ
の周辺装置よりも多くの周辺装置を制御するのに必要な
そのローカルバスへのアクセスが頻繁に不十分になる。
この構成においては、インターフェース装置は、マイク
ロプロセッサのローカルバスを獲得し、マイクロプロセ
ッサのメモリ部に直接アクセスする。このような特徴を
有するインターフェース装置は、特に、直接メモリアク
セス（ＤＭＡ）と呼ばれている。
この不十分な装置に対する通常の解決策の１つは、マイ
クロプロセッサから分離された付加的な命令群をＤ　Ｍ
　Ａ　ｌｌｌ　ｍ装置に備えることである。この解決策
は、マイクロプロセッサによって通常実行される機能の
いくつかを軽減し、マイクロプロセッサ全体の処理速度
を高める。しかしながら、今日まで、一定の命令プログ
ラムが記憶媒体内に記憶されていたので、システム全体
で利用される記憶容量は減少されることになる。また、
トラフィックの増加によって、マイクロプロセッサのバ
スへのアクセスは制限される。この技術の本質的な利点
は記憶媒体からマイクロプロセッサへの割込み発生間隔
の増加であり、その欠点は利用できる記憶領域が減少さ
れることである。しかしながら、このようなプログラム
なしでは、はとんどの場合においてＤ　Ｍ　Ａ　ｉｌｌ
　１１０装置は、記憶媒体内の隣接するデータブロック
へのアクセスが制限され、マイクロプロセッサにより供
給されたアドレスで開始されるようになる。この結果、
データプロ、ツクが一旦転送されると、マイクロプロセ
ッサはそのブロックをリファイルし、そして、情報のた
めのアドレスおよび転送語数をＤＭＡ制御装置に指示し
なければならない。
通常のＤＭＡ制御装置のもう１つの主な特徴は、操作さ
れる特定の各周辺装置ごとに、特定の制御命令が必要と
されることである。したがって、記憶媒体内にプログラ
ムを備えることによって、制御される周辺装置のための
特定の制御命令も、その記憶媒体に記憶することができ
る。これにより、マイクロプロセッサからさらに仕事が
除去される。
しかしながら、このような特定の制御命令を備えるには
、マイクロプロセッサと周辺装置との間で転送されるべ
き情報を記憶するために通常使用されている記憶媒体内
にさらに付加的な記憶部が必要とされる。したがって、
現在のＤＭＡ制御装置およびこのＤ　Ｍ　Ａ　ＩＩＩ　
ｔｉｔ装置にインターフェースしているマイクロプロセ
ッサは、操作できる周辺装置の数が制限されている。こ
れは、４つの基本的に好ましくない状態のいずれか１つ
またはそれ以上によるものである。これらの好ましくな
い状態は、一般に、バス持ち、バス占有１割込み待ちお
よび割込みサービス時間に関係するものである。
バス待ち状態は、いくつかの装置が臨界応答要求を有し
ていることを原因として生じる。すなわちこれは、臨界
時間期間中に、その装置からの要求に応答できないこと
を意味し、これは、データの損失をしばしば引起こす。
このデータの損失は、新しく入力されたデータが転送さ
れるべきであったデータを無効にした場合に生じ、また
、その装置の送信側がまだ供給されてないデータを回収
しようとすることによって、意味のない情報の転送が引
起こされる。これらの状況は、同じ事象の裏返しであり
、これらは、一般に、“データオーバーラン″または゛
データアンダーラン″とそれぞれ呼ばれている。過度の
入力／出力負荷のもとでは、この状態は頻繁に発生する
。これは、マイクロプロセッサのローカルバストラフィ
ックが、必要とされる臨界時間間隔内でローカルバス要
求への応答を許可しないためである。バス待ち状態の通
常の解決策は、２重のバッファを備えることであり、転
送機構の前に先入れ先出しくＰＩＦ’Ｏ）システムを利
用して、そのバッファにアクセスしている任意の装置の
即時要求を軽減する。この結果、このバスは、平均して
短いタームロードに応答することだけが必要とされる。
しかしながら、このような解決策は、費用がかかり、全
体の消費電力が増加すると共に大きな部品が必要となる
。
バス占有状態は、データ転送トラフィックがそのバス帯
域幅の有意部分をも必要とするほど増加した時に生じる
。この結果、計算するためのマイクロプロセッサ能力は
減少される。このような状態は、システム全体に影響を
与える。この状態は、データ転送負荷を別のマイクロプ
ロセッサに分配すること、および高速マイクロプロセッ
サを導入することの少なくとも一方によって解決されて
きた。この２つの解決策は両方とも費用がかかるもので
ある。
割込み持ち状態は、Ｄ　Ｍ　Ａ　ＩＩＪ　ａｌｌ装置に
よる情報の転送が終了した時に、制御されている周辺装
置に発生する。この場合、この周辺装置には、データ、
情報、命令の割込み要求が発生する。このような割込み
要求に応答すべきマイクロプロセッサのために必要とさ
れる時間は、いくつかの理由のうちのいずれか１つのた
めに制限されている。これらの理由のうちの最も重要な
ことは、このような割込みに対応した故障によって、マ
イクロプロセッサが、保留中の割込みが承認される前に
発生する同じ転送元からのどの順次割込みも承認できな
くなることである。現代の装置においては、割込みに対
して早急に応答することが可能であるが、任意のマイク
ロプロセッサでの過度の割込み負荷は、順次割込みに対
応した遅延を引起こす。すなわち、単なるマイクロプロ
セッサの過負荷が、サービスを待機している割込みの渋
滞を引起こすことになる。この時、その他のサービスは
実行されている。
割込み持ち状態は、割込みサービス時間の状態によって
複合される。この割込みサービス時間は最低約１ミリ秒
もあって、これはすなわち割込み要求がマイクロプロセ
ッサによって一旦応答されても、その要求自体＜ｉまだ
サービスされなければならないということから生じるも
のである。データを受信するために設計された装置が、
データの最初のびとかたまりが転送される前に、初期化
すなわち待機状態に設定されなければならないのは当然
のことである。これができなかった場合には、データオ
ーバーランとデータアンダーランの両方がバス持ち状態
と同様に生じることになる。さらに、初期化は、入力デ
ータを記憶すべき装置を示す指令および制御の転送を要
求し、データを受信するのに適当であることを確認する
。さらに、前の伝送が確実に送られたことを確実にする
ための誤り検査は、初期化がデータオーバーランを引起
こさないとを確実にするために、初期化に先だって実行
されなければならない。最後に、そのプログラムおよび
データ処理を実行するために、マイクロプロセッサは、
データ処理を達成するために、そのローカルバスにアク
セスしなければならない。
すなわち、これは、少なくとも必要な処理を達成する間
は、マイクロプロセッサは、そのバスにアクセスしなけ
ればならないということである。これは、しばしば問題
を引起こす。なぜならば、現在のＤ　Ｍ　Ａ　ｉ制御装
置は、ＤＭＡ制御装置に関連したマイクロプロセッサに
よる多量のサービスを要求しているからである。このサ
ービスは、全ての割込みを効果的にサービスし、前に記
載したいくつかの問題を回避するためである。この結果
、マイクロプロセッサの実際のタスクすなわち計算タス
クは、遅くなり、Ｄ　Ｍ　Ａ　ＩＩＩＩＩ　ＩＩＩ装置
により効果的に結合されるようになる。
これらの技術が知られて来たので、現在のＤ　Ｍ　Ａ　
ＩＩＩ　ｍ装置を置換えることができ、上記したいくつ
かの問題を軽減することができる。これにもかかわらず
、この問題は、少なくともそう遠くない将来まで残るで
あろう。それは、周辺装置が、Ｄ　Ｍ　Ａ　ＩＩＩ　ｔ
ｌｌ装置をその主要部分として現在漏えているためであ
る。システム的な見地からは、これらの周辺ＤＭＡ制御
装置は、マイクロコンピュータインターフェース装置と
して任命された°°デバイス″でなければならない。
［発明の概要コ したがって、この発明の目的は、上記した欠点を実質的
に完全に克服したＤ　Ｍ　Ａ　ｆｉｌｌ　ｍ装置と共に
使用される装置を提供することである。
この目的は、Ｄ　Ｍ　Ａ　ＩＩＩ　ｍ装置とこのＤ　Ｍ
　Ａ　ＩＩ　ＩＩＩ装置に関連したマイクロコンピュー
タとの間の通常の通信を傍受する手段を具備することに
より少なくとも部分的に達成される。
その他の目的および特徴は、以下添附図面を参照したこ
の発明の実施例から当業者には明らかなものとなろう。
［発明の実施例］ 第１図はこの発明の一実施例に係る装置１０を概略的に
示すものであって、この装置１０は、デバイスインター
フェース制御表［１２およびデバイスバスインターフェ
ース装置１４を備えている。第１図に示されているよう
に、装置１０は、Ｄ　Ｍ　Ａ　ＩＩ　ｍ装＠１６とマイ
クロコンピュータ１８との間の通信を傍受できるように
配置されている。この実施例では、Ｄ　Ｍ　Ａ　ＩＩＪ
御装置１６は周辺装置２０と一体となっているが、必ず
しも周辺装置２０内に無くてはならないものではない。
しかし、このＤＭＡ制御Ｉ装置１６は、本質的に、その
合理的な再配置またはその迂回ができないものである。
マイクロコンピュータ１８は、周辺袋１置２０と例えば
この周辺制御１８置２０に制御されているＤ　Ｍ　Ａ　
ＩＩＪ　ｍ装置とを備えた任意のシステムに適合可能で
ある。Ｄ　Ｍ　Ａ　１ｌｉＩＪ　ｍｌ装置１６を１つだ
け示したが、同じ装置１０およびマイクロコンピュータ
１８によって、複数のこのようなりＭＡ制御ｌＩ装！１
１６にサービスできることが理解されよう。
第１図に示すように、１実施例において、デバイスイン
ターフェース制御１ｆｆｉ１２およびマイクロコンピュ
ータ１８には、記憶媒体２２が設けられている。この記
憶媒体２２は、デバイスインターフェース制御表Ｗ１１
２およびマイクロコンピュータ１８によって同様にしか
も独立的にアクセス可能である方が良い。
この実施例において、デバイスインターフェース制御装
置１２とマイクロコンピュータ１８との間の直接通信は
、１組の割込み／チャンネルアテンシヨン線２４を介し
て実行される。この結果として、マイクロコンピュータ
１８から多くの割込みサービス負荷が除去される。これ
は、マイクロコンピュータ１８のローカルバスが、デバ
イスインターフェース制御装置１２と記憶媒体２２との
間の転送期間中のアドレスおよびデータ情報の転送に実
質的に直接影響されないためである。
デバイスインターフェース制御装置１２は、第２図でさ
らに詳細に説明するが、汎用命令プログラムを記憶する
手段を備えている。この汎用命令プログラムはデバイス
インターフェース制御ｌｌ装置１２にインターフェース
しているＤ　Ｍ　Ａ　ｌｌ１ｌＪ　ｍ装置１６を制御す
るためのものである。また、デバイスインターフェース
制ａ装置１２は、−組の特有の命令プログラムを記憶す
る手段も備えている。この特有命令プログラムは、デバ
イスインターフェース制御装置１２にインターフェース
している種々のＤ　Ｍ　Ａ　ＩＩＪ　Ｉ１１装置１６へ
特定の指令を供給するためのものである。
第２図に示すように、デバイスインターフェース制御ｌ
装置１２は、算術論理ユニット（ＡＬＵ）２６、マイク
ロプログラム制ｍ　ＨＩ’　２８、およびローカルメモ
リまたはスクラッチパッドメモリ３０を備えている。こ
のＡＬＵ２６、マイクロプログラム２８およびスクラッ
チパッドメモリ３０は、専用のマイクロプロセッサとし
て効果的に機能する。さらに、デバイスインターフェー
ス制御１！、　置１２は、ブＯグラム可能読みだし専用
メモリ（ＰＲＯＭ）バンク３２を備えている。このＰＲ
ＯＭバンク３２は、汎用命令プログラムと一組のＤ　Ｍ
　Ａ　ＩＩＪ　Ｉｌｌ装置特有プログラムとを双方とも
記憶できるように構成されている。さらに、デバイスイ
ンターフェース制御ｌ装置１２は、第１および第２の３
状態バツフ？３４および３６、復号およびラッチ論理ユ
ニット３８、第１および第２のアドレスラッチ回路４０
および４２、第１および第２の多重化装置４４および４
６、第１および第２のフリップフロップ４８および５０
をそれぞれ備えている。
一実施例において、デバイスバスインターフェース装［
１４は、第３図に示すように、プログラム可能アレイ論
理（ＰＡＬ＞装置５２、データラッチ／バッファ５４、
下位桁アドレスラッチ／バッファ５６、上位桁アドレス
ラッチ／バッファ５８、およびフリップフロップ６０を
備えている。例えば、ＰＡＬ５２には、アドバンスト・
マイクロ・デバイス社によって生産販売されているＡＭ
ＰＡＬ１６Ｒ８Ｌが使用される。また、ラッチ／バッフ
ァ５４．５６および５８には、テキサスインスツルメン
ツ社よって生産販売されている７４ＡＬＳ６５２が使用
される。フリップフロップ６０は、多くの生産元から簡
単に手に入れることができる通常の装置である。デバイ
スバスインターフェース装置１４のデバイスインターフ
ェース制御装置側６２において、ＰＡＬ５２およびフリ
ップフロップ６０は、復号およびラッチ論理ユニツチ３
８に相互接続されている。
フリップフロップ６０は、外部状ｇｌ１６４を介して、
デバイスインターフェース制御装置１２の第１のフリッ
プフロップ４８にも接続されている。この第１のフリッ
プフロップ４８は、デバイスインターフェース制御装置
１２の専用マイクロプロセッサによって、ポーリングす
なわち動作監視されている。ラッチ／バッファ５４．５
６、および５８は、デバイスインターフェース制御装置
１２のアドレス／データバス６６に接続されている。
デバイスバスインターフェース装置１４のＤＭＡ制御１
１ＩＡ置側６８において、ＰＡＬ５２およびフリップフ
ロップ６０はコントロールバス７０に、上位桁アドレス
ラッチ／バッファ５８はアドレスバス７２に、そしてデ
ータラッチ／バッファ５４および下位桁アドレスラッチ
／バッファ５６はデータバス１４にそれぞれ接続されて
いる。この技術分野で良く知られているように、Ｄ　Ｍ
　Ａ　！Ｉｔｌｌ　ｍ装置１６は、通常、多重線（マル
チ・ワイア）バスを備えている。この多重線バスは、制
御信号のための第１の組の線と、上位桁アドレス信号を
伝達するための第２の組の線と、下位桁アドレス情報と
転送すべきデータの両方を伝達するための第３の相の線
とから成っている。このデータは、下位桁アドレス情報
に多重化された形式で伝達される。上位桁および下位桁
指定は、ＤＭＡ制御装置内で使用される一般協定に関係
している。すなわち、“下位桁パアドレスは、通常、デ
ータバス７４の８ビツトデータに多重化された８ビツト
アドレスであり、″“上位桁パアドレスは、データ転送
期間中にアドレスバス７２により伝達される。
第４図は上記実施例の具体的な構成例を示ｊものであっ
て、ＤＭＡ制御装置１６は、汎用同期非同期送受信袋！
（ＵＳＡＲＴ）７６を支援するために適応されている。
このＵ　Ｓ　Ａ　ＲＴ　７６は、電話線８０にデータサ
ービスを提供する複変調装置（モデム）７８にインター
フェースしている。この実施例の動作を説明するに当り
、ＤＭＡ制御装置１６がデータ転送を開始したと想定す
る。第４図の各装置には、これまで説明した装置に付記
した参照符号と同一の参照符号が付記されている。まず
、Ｄ　Ｍ　Ａ　ＩＩＩ　ＩＩＩ装置１６は、下位桁アド
レスおよびデータを多重アドレス／データバス７４へ送
出し、同時に、上位桁アドレスをアドレスバス７２へ送
出する。この情報転送の企てを検出すると、バスインタ
ーフェース装置１４は、３つの動作を実行する。第１の
動作においてバスインターフェース装置１４は、ＰＡＬ
５２によって、コントロールバス７０を介して゛実行不
可能゛′信号をＤＭＡ制ｍ＋装置１６へ送信する。した
がって、Ｄ　Ｍ　Ａ　ｉｌｌ　ＩＩＩ装置１６は、その
現在の状態が維持される。第２の動作において、バスイ
ンターフェース装置１４は、フリップフロップ６０によ
って、現在の時間での外部状態を示すために割込み信号
をデバイスインターフェース制御装置１２に発生させる
。そして、第３の動作において、そのアドレスは下位桁
アドレスバッファ５６および上位桁アドレスバッファ５
８にそれぞれラッチされ、下位桁アドレスに多重化され
たデータはデータバッファ５４にラッチされる。ＰＡＬ
５２の動作およびシーケンスは、バスインターフェース
装置１４が接続されている特定のＤ　Ｍ　Ａ　ＩＩＩ　
ｍ装［１６に基づくことが理解されよう。ＰＡＬ５２の
実施手段は、この発明の原理が理解されれば、当業者に
とって自明なことである。
マルチプレクサ４４および４６は、第１のフリップ７０
ツブ４８における外部状態の変化を検出し、そして、マ
イクロプログラム制御装置２８およびＡＬＵ２６によっ
て、ＤＭＡ制御装置１ＧをＰＲＯＭバンク３２に記憶さ
れたプログラムに従って制御する。本質的に、デバイス
インターフェース制ｍ装置１２は、そのアドレスを検査
し、ＦＲＯＭ３２に記憶された特有のプログラムから、
そのデータに対してすべきことを決定し、そして、転送
を完全にするためにＤＭＡ制御装置１６へ信号を送信す
る。
はとんど全ての点で、Ｄ　Ｍ　Ａ　ＩＩＩ　１０装置１
６は、まるでそれがマイクロコンピュータ１８に直接イ
ンターフェースしているかのように機能する。しかしな
がら、デバイスインターフェース制ｍ　Ｑ　ｉｔ　１２
がＤ　Ｍ　Ａ　ＩＩＪ御装置１６を制御するように動作
するので、マイクロコンピュータ１８は、ＤＭＡ制御装
置１６の動作に対して直接および早急に応答する必要性
がない。さらに、装置１０は、Ｄ　Ｍ　Ａ　ｉｌＩ！Ｉ
　Ｉｔ装置１６の見掛は上のＩＩ　ａｌｌを行なってい
るにもかかわらず、実際には、このＤＭＡ制御装置１６
はマイクロコンピュータ１８によって制御されている。
したがって、装置１０はＤＭＡ制御装置１６の制御装置
ではない。
しかしこのことは、Ｄ　Ｍ　Ａ　ＩＩＩ　ｉｌｌ装置１
６によっては検知されないことである。
第４図に示す構成例は、比較的少ないハードウェアによ
り、マイクロコンピュータ１８のローカルバスに対して
Ｄ　Ｍ　Ａ　１１１Ｊ　ｍ装置１６による負荷を効果的
に除去するものである。しかしながら、この構成は、デ
バイスインターフェース制御１１装＠１２がＤＭＡ制ｍ
＋ａ置装６の全ての転送にすばやく応答することを必要
とする。これは１、バスイン、ターフエース装Ｍ１４の
データラッチ、／バッファ５４が、その１チヤンネルの
単−ＤＭＡ転送よりも多くの転送を記憶できる大きさを
有していないからである。
したがって、データオーバーランまたはデータアンダー
ランによるデータの損失を回避するために、デバイスイ
ンターフェース制御装置１２は、ＤＭＡ制■制置装置１
６の任意のチャンネルの第２のデータ転送が生じる前に
、Ｄ　Ｍ　Ａ　ｌ１ｉｌｌ　ｗＪ装置１６を満足させる
ために必要な全てのデータ処理を実行する必要がある。
第２の構成例においては、Ｄ　Ｍ　Ａ　！ｔｌＪ　ｍ装
置からの要求に対するデバイスインターフェース制御装
置１２の早急応答を緩和するために、多重チャンネルバ
ッファ８２が、Ｄ　Ｍ　Ａ　ｆ！＋ｌＪ　１ｍ装置１６
とデバイスインターフェース制ｔｌｌ］装置１２との間
に設けられて、いる。第５図にはこれまで説明に用いた
参照符号と同じ参照符号が付記されている。第５図に示
すように、ＤＭＡ制御装Ｗ１６は、一対のＵＳＡＲＴ７
６にサービスするように適合され、このＵＳＡＲＴ７６
の各送信および受信部８４および８６にそれぞれ双方向
通信している。
さらに、チャンネル選択装置８８は、多重チャンネルバ
ッファ８２の各チャンネルのデータに関連するアドレス
を順序正しく記憶するために設けられている。このチャ
ンネル選択装置８８は、複数の割込みフリップフロップ
９０へ信号を供給する。そして、この割込みフリップフ
ロップ９０は、多重チャンネルバッファ８２の任意のチ
ャンネルにデータが入力された時に、割込み信号をデバ
イスインターフェース制御装置１２に供給する。
例えば、多重チャンネルバッフ７７８２には、テキサス
インスツルメンツ社によって生産販売されている７４Ａ
ＬＳ３７３データラツチ／バツフアが複数個（例えばＤ
ＭＡチャンネル当り１個）使用される。これらのデータ
ラッチ／バッフアと共に使用されるように構成されたチ
ャンネル選択装置８８の一例は、テキサスインス、ツル
メンツ社によって生産販売されている７４ＡＬＳ１３８
である。
割込みフリップフロップ９０はその産業内において簡単
に入手できるものである。
この実施例において、デバイスインターフェース制御装
置１２は、多重チャンネルバッファ８２内の１つのチャ
ンネルに対応したＤＭＡ制御装置１６のためのアドレス
を発生する。これらのアドレスを使用することにより、
ＤＭＡ制御装［１６は、多重チャンネルバッファ８２に
対するＤＭＡ転送を実際に達成する。ＤＭＡ転送の入力
に応答して、チャンネル選択装置８８は、１つの割込み
フリップフロップ９０をセットする。割込みフリップフ
ロップ９０のいずれかがセットされると、デバイスバス
インターフェース装置１４のフリップフロップ６０に信
号が発生される。前に説明したように、フリップフロッ
プ６０は、ＤＭＡ転送に基づく外部信号に応答して、デ
バイスインターフェース制御装置１２のフリップフロッ
プ４８の状態を変化させる。この場合、このフリップフ
ロップ４８の状態は、デバイスインターフェース制御装
置１２の専用マイクロプロセッサによって監視されてい
る。そして、デバイスインターフェース制御装Ｗ１２は
、ＤＭＡ転送情報を有する１チヤンネルまたは複数ｄチ
ャンネルを読出すために、デバイスバスインターフェー
ス装置１４を介して、割込みフリップフロップ９０へ応
答指令信号を出力する。そして、デバイスインターフェ
ース制御装置１２は、デバイスインターフェース制ｔｌ
ｌ装置内のＰＲＯＭバンク３２に記憶されたマイクロプ
ログラムに従ってＤＭＡ転送を実行し、次に、サービス
されたチャンネルのために新しいアドレスをＤＭＡ制御
装置１６に供給する。さらに、選択装置８８は、アドレ
スを備えており、Ｄ　Ｍ　Ａ　Ｉｌ制御装＠１６によっ
てアドレスが送られて来た時に、このアドレスに対応し
た多重チャンネルバッファ８２内のデータラッチ／バッ
ファを付勢する。これによって、ＤＭＡ転送データは、
多重チャンネルバッファ８２内の対応するデータラッチ
／バッフ？゛に記憶される。
この実施例の主な利点は、複数のＤＭＡチャンネルを同
時にサービスできる。ことであり、デバイスインターフ
ェース制御装置１２は、同じＤＭＡチャンネルの次のＤ
ＭＡ転送が生じる前に応答することだけが必要とされる
。
ＤＭＡ制御装置１６がＤＭＡ転送肯定応答信号を伴って
機能するように構成されている場合には、チャンネル選
択装置８８は余分なものとなり、除去可能となる。この
ようなりＭＡ制御装置１６は、インテル社によって生産
販売されている８２５７である。第６図は、このような
装置を利用した場合の構成を示す図である。
第６図に示されているように、ＤＭＡ制御装置１６は、
Ｕ　Ｓ　Ａ　ＲＴ　７Ｂの各送信および受信部８４およ
び８６にそれぞれ双方向通信している。信号１ｉ１９２
は、Ｄ　Ｍ　Ａ　ｌ＃Ｊ　ｔｌｌ　ｉ！装１６から各Ｕ
　Ｓ　Ａ　ＲＴ　７６のそれぞれの部８４または８６へ
Ｄ　ｌｖｌ　Ａ転送肯定応答信号を伝達する。Ｄ　Ｍ　
Ａ　１１御Ｈ置１６によってこのように提供されたアド
レスは、各ＵＳＡＲＴ７Ｇの対応した部８４または８Ｇ
からのＤＭＡ転送要求に応答して、割込みフリップフロ
ップ９ｏおよび多重チャンネルバッファ８２へ同時に供
給される。したがって、この信号は、ＤＭＡ転送を実行
しているアドレスチャンネルに関連したフリップフロッ
プ９ｏをセットし、同様に、ＤＭＡ転送を受信すべき多
重チャンネルバッファ８２のデータラッチ／バッファの
対応する１つを付勢する。
この実施例の利点は、デバイスインターフェース制御？
装置１２から、チャンネル選択装置お、よびＤ　Ｍ　Ａ
　ｍｌ　ｔｌｌ装置１６にアドレスを供給および割当て
るタスクが除去されることである。
この装ｊｌ１１０の特徴は、制御を実行するプログラム
が、制御を行なうマイクロプロセッサのメモリから除去
されることである。したがって、システム利用のために
使用されるメモリは最大となる。
さらに重要な特徴は、制御用マイクロコンピュータ１８
から、ＤＭＡ制御２！ｌ装置の割込み負荷が実質的に完
全に無くなることである。この結果、制御用マイクロコ
ンピュータ１８は、このマイクロコンピュータに割当て
られたデータ処理タスクの実行を抑制されなくなる。こ
のことにより、システム全体の処理速度とデータ処理能
力が増加することが明らかである。
この発明をその典型的な実施例に基づいて説明したが、
この発明の技術的範囲内での変形が可能である。したが
って、この発明は特許請求の範囲によってのみ限定され
るものである。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る装置をその典型的な
使用例と共に示すブロック図、第２図は第１図に示した
デバイスインターフェース装置を詳細に示すブロック図
、第３図は第１図に示したバスインターフェース装置を
詳細に示すブロック図、第４図は第１図に示した装置を
備えた実施例を示すブロック図、第５図は第１図に示し
た装置を備えた他の実施例を示すブロック図、第６図は
第１図に示した装置を備えたさらに別の実施例を示す図
である。 １０・・・装置、１２・・・デバイスインターフェース
装置、１４・・・デバイスバスインターフェース装置、
１６・・・ＤＭＡ制御装置、１８・・・マイクロコンピ
ュータ、２゜・・・周辺装置、２２・・・記憶媒体。

Claims (18)

    【特許請求の範囲】
  1. （１）ＤＭＡ（直接メモリアクセス）制御装置に関連し
    ているマイクロコンピュータとこのＤＭＡ制御装置との
    間に効果的に配置され、上記マイクロコンピュータと上
    記ＤＭＡ装置との間の通信を傍受する手段を具備し、こ
    の通信傍受手段は、上記マイクロコンピュータが上記Ｄ
    ＭＡ制御装置から発生される割込み要求をサービスする
    ために頻繁に使用されないように、上記ＤＭＡ制御装置
    をサービスする手段を具備しているＤＭＡ制御装置と共
    に使用される装置。
  2. （２）上記ＤＭＡ制御装置の複数のチャンネルからのデ
    ータを一時的に記憶する手段を具備している特許請求の
    範囲第１項記載の装置。
  3. （３）上記通信傍受手段によってサービスされるチャン
    ネルの１つを選択する手段を具備している特許請求の範
    囲第２項記載の装置。
  4. （４）上記一時的なデータ記憶手段に記憶されたデータ
    をいずれのチャンネルが有しているかを上記通信傍受手
    段に指示する手段を具備している特許請求の範囲第２項
    記載の装置。
  5. （５）上記通信傍受手段は、上記ＤＭＡ制御装置のコン
    トロールバス、アドレスバスおよびデータバスに別々に
    相互接続されているバスインターフェース装置を具備し
    ている特許請求の範囲第１項記載の装置。
  6. （６）上記バスインターフェース装置は、 データバッファと、 アドレスバッファと、 上記ＤＭＡ制御装置による付勢を上記バス インターフェース装置に指示する手段とを具備している
    特許請求の範囲第５項記載の装置。
  7. （７）上記バスインターフェース装置は、任意のＤＭＡ
    制御装置付勢状態に応答して上記ＤＭＡ制御装置がさら
    に付勢されることを防ぐ手段を具備している特許請求の
    範囲第６項記載の装置。
  8. （８）上記通信傍受手段はデバイスインターフェース制
    御装置を具備し、上記デバイスインターフェース制御手
    段は上記バスインターフェース装置を監視する手段を具
    備している特許請求の範囲第５項記載の装置。
  9. （９）上記デバイスインターフェース制御装置は、専用
    のマイクロプロセッサと、 上記ＤＭＡ制御装置を命令および制御する プログラムを記憶する手段とを具備し、この記憶手段は
    、上記ＤＭＡ制御装置をサービスする上記専用マイクロ
    プロセッサによつてアクセスされる特許請求の範囲第８
    項記載の装置。
  10. （１０）上記バスインターフェース装置監視手段は、上
    記バスインターフェース装置の上記ＤＭＡ付勢指示手段
    にインターフェースしている特許請求の範囲第９項記載
    の装置。
  11. （１１）上記デバイスインターフェース制御装置は、多
    重アドレス／データバスを具備し、上記多重アドレス／
    データバスは、上記バスインターフェース装置と上記デ
    バイスインターフェース装置の上記専用マイクロプロセ
    ッサに相互接続している特許請求の範囲第９項記載の装
    置。
  12. （１２）ＤＭＡ制御装置のバスに接続され、上記ＤＭＡ
    制御装置に関連するマイクロコンピュータからのＤＭＡ
    トランザクション信号を迂回させる手段と、 データ転送のために上記マイクロコンピ ュータのローカルバスを使用せずに、上記ＤＭＡ制御装
    置がＤＭＡトランザクションを達成するように、上記迂
    回信号に応答する手段と、 を具備するＤＭＡ制御装置と共に使用さ れる装置。
  13. （１３）上記ＤＭＡトランザクション信号迂回手段はデ
    バイスバスインターフェース装置を具備し、上記デバイ
    スバスインターフェース装置の一方の側は上記ＤＭＡ制
    御装置のバスに接続され、上記デバイスバスインターフ
    ェース装置の他の一方の側は上記迂回信号に応答する手
    段に接続されている特許請求の範囲第１２項記載の装置
    。
  14. （１４）上記迂回信号に応答する手段は、専用のマイク
    ロプロセッサと、上記ＤＭＡ制御装置を制御するプログ
    ラムを記憶する手段とを具備している特許請求の範囲第
    １３項記載の装置。
  15. （１５）上記ＤＭＡトランザクション信号迂回手段は多
    重チャンネルバッファを具備し、上記バッファは、複数
    のＤＭＡチャンネルからのＤＭＡ転送を受信できるよう
    に構成されている特許請求の範囲第１３項記載の装置。
  16. （１６）上記迂回手段はアドレス選択装置を具備し、上
    記アドレス選択装置は上記多重チャンネルバッファ内の
    各バッファに関連するアドレスを有している特許請求の
    範囲第１５項記載の装置。
  17. （１７）複数のフリップフロップを具備し、上記各フリ
    ップフロップは、上記ＤＭＡチャンネルの１つに関連し
    、データが上記ＤＭＡチャンネルに関連する上記多重チ
    ャンネルバッファの上記バッファに転送された時にセッ
    トされる特許請求の範囲第１６項記載の装置。
  18. （１８）上記フリップフロップは、上記全てのセットさ
    れたフリップフロップの論理和を表わす出力信号を有し
    ている特許請求の範囲第１７項記載の装置。
JP61040149A 1985-02-25 1986-02-25 デバイス制御装置用インターフエース装置 Pending JPS61196351A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/705,456 US4821180A (en) 1985-02-25 1985-02-25 Device interface controller for intercepting communication between a microcomputer and peripheral devices to control data transfers
US705456 1985-02-25

Publications (1)

Publication Number Publication Date
JPS61196351A true JPS61196351A (ja) 1986-08-30

Family

ID=24833531

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61040149A Pending JPS61196351A (ja) 1985-02-25 1986-02-25 デバイス制御装置用インターフエース装置

Country Status (7)

Country Link
US (1) US4821180A (ja)
EP (1) EP0193104A3 (ja)
JP (1) JPS61196351A (ja)
CN (1) CN85109274A (ja)
AU (1) AU587011B2 (ja)
ES (1) ES8707808A1 (ja)
MX (1) MX162020A (ja)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5119487A (en) * 1988-02-08 1992-06-02 Fujitsu Limited Dma controller having programmable logic array for outputting control information required during a next transfer cycle during one transfer cycle
EP0447145B1 (en) * 1990-03-12 2000-07-12 Hewlett-Packard Company User scheduled direct memory access using virtual addresses
CA2047459A1 (en) * 1990-07-20 1992-01-21 Randy J. Longsdorf Apparatus for communicating between systems having different communications standards
CA2060820C (en) * 1991-04-11 1998-09-15 Mick R. Jacobs Direct memory access for data transfer within an i/o device
US5222216A (en) * 1991-07-12 1993-06-22 Thinking Machines Corporation High performance communications interface for multiplexing a plurality of computers to a high performance point to point communications bus
US5379386A (en) * 1991-09-05 1995-01-03 International Business Machines Corp. Micro channel interface controller
US5390356A (en) * 1992-05-05 1995-02-14 The United States Of America As Represented By The Secretary Of The Navy Rapid reprogramming terminal
US5537607A (en) * 1993-04-28 1996-07-16 International Business Machines Corporation Field programmable general purpose interface adapter for connecting peripheral devices within a computer system
US5842205A (en) * 1993-12-02 1998-11-24 Vie Systems, Inc. Method and process of inter-machine communication and generalized method for program preparation therefor
US5640598A (en) * 1994-07-12 1997-06-17 Mitsubishi Denki Kabushiki Kaisha Data transfer processing system
US5732279A (en) * 1994-11-10 1998-03-24 Brooktree Corporation System and method for command processing or emulation in a computer system using interrupts, such as emulation of DMA commands using burst mode data transfer for sound or the like
US5764891A (en) * 1996-02-15 1998-06-09 Rosemount Inc. Process I/O to fieldbus interface circuit
US5835788A (en) * 1996-09-18 1998-11-10 Electronics For Imaging System for transferring input/output data independently through an input/output bus interface in response to programmable instructions stored in a program memory
US6253334B1 (en) 1997-05-13 2001-06-26 Micron Electronics, Inc. Three bus server architecture with a legacy PCI bus and mirrored I/O PCI buses
US6499073B1 (en) 1997-05-13 2002-12-24 Micron Electronics, Inc. System using programmable processor for selectively enabling or disabling power to adapter in response to respective request signals
US6269412B1 (en) 1997-05-13 2001-07-31 Micron Technology, Inc. Apparatus for recording information system events
US6338150B1 (en) * 1997-05-13 2002-01-08 Micron Technology, Inc. Diagnostic and managing distributed processor system
US6219734B1 (en) 1997-05-13 2001-04-17 Micron Electronics, Inc. Method for the hot add of a mass storage adapter on a system including a statically loaded adapter driver
US6192434B1 (en) 1997-05-13 2001-02-20 Micron Electronics, Inc System for hot swapping a programmable adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals
US6170028B1 (en) 1997-05-13 2001-01-02 Micron Electronics, Inc. Method for hot swapping a programmable network adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals
US6272648B1 (en) 1997-05-13 2001-08-07 Micron Electronics, Inc. System for communicating a software-generated pulse waveform between two servers in a network
US6247079B1 (en) * 1997-05-13 2001-06-12 Micron Electronics, Inc Apparatus for computer implemented hot-swap and hot-add
US6330690B1 (en) 1997-05-13 2001-12-11 Micron Electronics, Inc. Method of resetting a server
US6249885B1 (en) 1997-05-13 2001-06-19 Karl S. Johnson Method for managing environmental conditions of a distributed processor system
US6195717B1 (en) 1997-05-13 2001-02-27 Micron Electronics, Inc. Method of expanding bus loading capacity
US6173346B1 (en) 1997-05-13 2001-01-09 Micron Electronics, Inc. Method for hot swapping a programmable storage adapter using a programmable processor for selectively enabling or disabling power to adapter slot in response to respective request signals
US6363497B1 (en) 1997-05-13 2002-03-26 Micron Technology, Inc. System for clustering software applications
US6145098A (en) * 1997-05-13 2000-11-07 Micron Electronics, Inc. System for displaying system status
US6122758A (en) * 1997-05-13 2000-09-19 Micron Electronics, Inc. System for mapping environmental resources to memory for program access
US6202160B1 (en) 1997-05-13 2001-03-13 Micron Electronics, Inc. System for independent powering of a computer system
US6179486B1 (en) 1997-05-13 2001-01-30 Micron Electronics, Inc. Method for hot add of a mass storage adapter on a system including a dynamically loaded adapter driver
US6292905B1 (en) 1997-05-13 2001-09-18 Micron Technology, Inc. Method for providing a fault tolerant network using distributed server processes to remap clustered network resources to other servers during server failure
US6269417B1 (en) 1997-05-13 2001-07-31 Micron Technology, Inc. Method for determining and displaying the physical slot number of an expansion bus device
US6249828B1 (en) 1997-05-13 2001-06-19 Micron Electronics, Inc. Method for the hot swap of a mass storage adapter on a system including a statically loaded adapter driver
US6304929B1 (en) 1997-05-13 2001-10-16 Micron Electronics, Inc. Method for hot swapping a programmable adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals
US6243773B1 (en) 1997-05-13 2001-06-05 Micron Electronics, Inc. Configuration management system for hot adding and hot replacing devices
US6170067B1 (en) 1997-05-13 2001-01-02 Micron Technology, Inc. System for automatically reporting a system failure in a server
US6202111B1 (en) 1997-05-13 2001-03-13 Micron Electronics, Inc. Method for the hot add of a network adapter on a system including a statically loaded adapter driver
US6249834B1 (en) 1997-05-13 2001-06-19 Micron Technology, Inc. System for expanding PCI bus loading capacity
US6134668A (en) * 1997-05-13 2000-10-17 Micron Electronics, Inc. Method of selective independent powering of portion of computer system through remote interface from remote interface power supply
US6418492B1 (en) 1997-05-13 2002-07-09 Micron Electronics Method for computer implemented hot-swap and hot-add
US6282673B1 (en) 1997-05-13 2001-08-28 Micron Technology, Inc. Method of recording information system events
US6243838B1 (en) 1997-05-13 2001-06-05 Micron Electronics, Inc. Method for automatically reporting a system failure in a server
US6163849A (en) * 1997-05-13 2000-12-19 Micron Electronics, Inc. Method of powering up or powering down a server to a maintenance state
US5987554A (en) * 1997-05-13 1999-11-16 Micron Electronics, Inc. Method of controlling the transfer of information across an interface between two buses
US6189109B1 (en) 1997-05-13 2001-02-13 Micron Electronics, Inc. Method of remote access and control of environmental conditions
US6247080B1 (en) 1997-05-13 2001-06-12 Micron Electronics, Inc. Method for the hot add of devices
US6182180B1 (en) 1997-05-13 2001-01-30 Micron Electronics, Inc. Apparatus for interfacing buses
US6324608B1 (en) 1997-05-13 2001-11-27 Micron Electronics Method for hot swapping of network components
US6195593B1 (en) 1997-09-03 2001-02-27 Seiko Epson Corporation Reusable modules for complex integrated circuit devices
US6175490B1 (en) 1997-10-01 2001-01-16 Micron Electronics, Inc. Fault tolerant computer system
US6212585B1 (en) 1997-10-01 2001-04-03 Micron Electronics, Inc. Method of automatically configuring a server after hot add of a device
US6199173B1 (en) 1997-10-01 2001-03-06 Micron Electronics, Inc. Method for mapping environmental resources to memory for program access
US6154835A (en) * 1997-10-01 2000-11-28 Micron Electronics, Inc. Method for automatically configuring and formatting a computer system and installing software
US6263387B1 (en) 1997-10-01 2001-07-17 Micron Electronics, Inc. System for automatically configuring a server after hot add of a device
US6138179A (en) * 1997-10-01 2000-10-24 Micron Electronics, Inc. System for automatically partitioning and formatting a primary hard disk for installing software in which selection of extended partition size is not related to size of hard disk
US6363054B1 (en) * 1997-10-06 2002-03-26 Fujitsu Limited Device for outputting communication-line data to terminal
US6223234B1 (en) 1998-07-17 2001-04-24 Micron Electronics, Inc. Apparatus for the hot swap and add of input/output platforms and devices
US6205503B1 (en) 1998-07-17 2001-03-20 Mallikarjunan Mahalingam Method for the hot swap and add of input/output platforms and devices
JP2001350713A (ja) * 2000-06-07 2001-12-21 Hitachi Ltd 転送制御装置
US6904476B2 (en) 2003-04-04 2005-06-07 Rosemount Inc. Transmitter with dual protocol interface
KR100599112B1 (ko) * 2004-05-08 2006-07-13 삼성전자주식회사 Ｐｃｉ 시스템에서 에이전트간 통신 방법 및 통신 장치
US7606950B2 (en) * 2005-10-17 2009-10-20 National Instruments Corporation Graphical programs with direct memory access FIFO for controller/FPGA communications
CN110597146A (zh) * 2019-10-08 2019-12-20 六安市三鑫电器设备有限公司 一种集成电控柜及其控制方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7411989A (nl) * 1974-09-10 1976-03-12 Philips Nv Computersysteem met busstruktuur.
JPS5248440A (en) * 1975-10-15 1977-04-18 Toshiba Corp Memory access control system
US4067059A (en) * 1976-01-29 1978-01-03 Sperry Rand Corporation Shared direct memory access controller
JPS5362945A (en) * 1976-11-17 1978-06-05 Toshiba Corp Disc address system
US4137565A (en) * 1977-01-10 1979-01-30 Xerox Corporation Direct memory access module for a controller
US4197588A (en) * 1977-01-25 1980-04-08 International Business Machines Corporation Segmented storage logging and controlling for random entity selection
US4204250A (en) * 1977-08-04 1980-05-20 Honeywell Information Systems Inc. Range count and main memory address accounting system
US4371932A (en) * 1979-07-30 1983-02-01 International Business Machines Corp. I/O Controller for transferring data between a host processor and multiple I/O units
JPS5789128A (en) * 1980-11-25 1982-06-03 Hitachi Ltd Controlling system for information interchange
DE3276916D1 (en) * 1981-09-18 1987-09-10 Rovsing As Christian Multiprocessor computer system
US4482951A (en) * 1981-11-12 1984-11-13 Hughes Aircraft Company Direct memory access method for use with a multiplexed data bus
US4456970A (en) * 1981-12-10 1984-06-26 Burroughs Corporation Interrupt system for peripheral controller
US4543629A (en) * 1982-04-29 1985-09-24 Honeywell Information Systems Inc. Apparatus for maximizing bus utilization
US4485438A (en) * 1982-06-28 1984-11-27 Myrmo Erik R High transfer rate between multi-processor units
US4538224A (en) * 1982-09-30 1985-08-27 At&T Bell Laboratories Direct memory access peripheral unit controller

Also Published As

Publication number Publication date
CN85109274A (zh) 1986-10-15
US4821180A (en) 1989-04-11
ES8707808A1 (es) 1987-08-16
AU587011B2 (en) 1989-08-03
EP0193104A3 (de) 1990-02-07
ES552385A0 (es) 1987-08-16
EP0193104A2 (de) 1986-09-03
MX162020A (es) 1991-03-22
AU5345086A (en) 1986-08-28

Similar Documents

Publication Publication Date Title
JPS61196351A (ja) デバイス制御装置用インターフエース装置
US4200930A (en) Adapter cluster module for data communications subsystem
US4458313A (en) Memory access control system
US5301279A (en) Apparatus for conditioning priority arbitration
US4467447A (en) Information transferring apparatus
US4292669A (en) Autonomous data communications subsystem
US4860244A (en) Buffer system for input/output portion of digital data processing system
US5179715A (en) Multiprocessor computer system with process execution allocated by process managers in a ring configuration
US4001784A (en) Data processing system having a plurality of input/output channels and physical resources dedicated to distinct and interruptible service levels
US5530875A (en) Grouping of interrupt sources for efficiency on the fly
EP0325856B1 (en) Interface circuit for data transfer between processor and input/output device
US3710349A (en) Data transferring circuit arrangement for transferring data between memories of a computer system
US5088029A (en) System for restructuring input/output control system
JP2001167058A (ja) 情報処理装置
JP2643931B2 (ja) 情報処理装置
EP0282969A2 (en) Computer system having byte sequence conversion mechanism
JP2962767B2 (ja) Ｄｍａ装置のメモリアクセス方式
JP2000244585A (ja) バスインタフェース回路
EP0609082A1 (en) Information transfer in a data processing system
JPS61123244A (ja) デ−タ通信処理装置
JPS593775B2 (ja) バス要求処理装置
JPS6223904B2 (ja)
JPH056333A (ja) マルチプロセサシステム
JPS6041145A (ja) デイスクキヤツシユ装置
JPS638500B2 (ja)