JPS6223904B2 - - Google Patents
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- JPS6223904B2 JPS6223904B2 JP55132605A JP13260580A JPS6223904B2 JP S6223904 B2 JPS6223904 B2 JP S6223904B2 JP 55132605 A JP55132605 A JP 55132605A JP 13260580 A JP13260580 A JP 13260580A JP S6223904 B2 JPS6223904 B2 JP S6223904B2
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- 230000004913 activation Effects 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 11
- 239000000725 suspension Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 101000854862 Homo sapiens Vacuolar protein sorting-associated protein 35 Proteins 0.000 description 1
- 102100020822 Vacuolar protein sorting-associated protein 35 Human genes 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は情報処理システムにおける入出力制御
方式に関するものである。
方式に関するものである。
第１図は一般的な情報処理システムを示したも
ので、１は中央処理装置（CPU）、２は主記憶制
御装置（MCU）、３は主記憶装置（MEM）、４は
チヤネル制御装置（CHC）、５はチヤネル
（CH）、６は入出力制御装置（IOC）、７は入出力
装置（IOD）である。CHC４とCH５を総称して
データチヤネルと称する。
ので、１は中央処理装置（CPU）、２は主記憶制
御装置（MCU）、３は主記憶装置（MEM）、４は
チヤネル制御装置（CHC）、５はチヤネル
（CH）、６は入出力制御装置（IOC）、７は入出力
装置（IOD）である。CHC４とCH５を総称して
データチヤネルと称する。
入出力動作は一般にCPU１がCHC４に起動を
かけることにより開始される。起動要求のあつた
CH５が空状態であれば、CHC４はMCU２経由
でMEM３から読取つた入出力コマンドにより、
CH５を介してIOC６に起動をかける。IOC６は
指定されたIOD７が起動可能であれば、起動を受
付けたことをCH５に報告する。これでCH５と
IOC６、IOD７のリングが確立される。一方、も
し、CH５が使用中または割込保留中ならば、
CPU１に使用中報告（BUSY報告）を行なう。こ
のため、オペレーテイングシステム（OS）はチ
ヤネルの使用中が解除されるのを待つて再起動す
るために、この要求を一旦待行列に入れる。その
後、チヤネルの使用中が解除になつたとき、アベ
イラブル割込みによりOSに知らせる。
かけることにより開始される。起動要求のあつた
CH５が空状態であれば、CHC４はMCU２経由
でMEM３から読取つた入出力コマンドにより、
CH５を介してIOC６に起動をかける。IOC６は
指定されたIOD７が起動可能であれば、起動を受
付けたことをCH５に報告する。これでCH５と
IOC６、IOD７のリングが確立される。一方、も
し、CH５が使用中または割込保留中ならば、
CPU１に使用中報告（BUSY報告）を行なう。こ
のため、オペレーテイングシステム（OS）はチ
ヤネルの使用中が解除されるのを待つて再起動す
るために、この要求を一旦待行列に入れる。その
後、チヤネルの使用中が解除になつたとき、アベ
イラブル割込みによりOSに知らせる。
このように、従来はチヤネルが使用中の場合に
はCPUに報告する方法をとつているために次の
ごとき問題があつた。
はCPUに報告する方法をとつているために次の
ごとき問題があつた。
(1) チヤネル使用中の場合、再スケジユーリング
のため、一旦待行列に入れる処理がソフトウエ
アオーバヘツドになる。
のため、一旦待行列に入れる処理がソフトウエ
アオーバヘツドになる。
(2) チヤネルの使用中が解除されたとき、ソフト
ウエアに対してアベイラブル割込みを行うため
の、ハードウエア、ソフトウエアオーバヘツ
ド。
ウエアに対してアベイラブル割込みを行うため
の、ハードウエア、ソフトウエアオーバヘツ
ド。
(3) システム負荷が増加した場合、チヤネルの使
用率が上昇するため、上記(1)のチヤネル使用中
の確率が急激に増加する。そこで、チヤネル数
を増す等の方法で、チヤネルの使用率をおさえ
る必要がある。
用率が上昇するため、上記(1)のチヤネル使用中
の確率が急激に増加する。そこで、チヤネル数
を増す等の方法で、チヤネルの使用率をおさえ
る必要がある。
以上はチヤネルが使用中の場合であるが、IOC
６が使用中の場合も同様の問題がある。即ち、入
出力要求がIOC６に行ない、IOC使用中で報告さ
れた場合、上述のチヤネル使用中と同様に、OS
はIOC６の使用中が解除されるのを待つて再起動
するため、この要求を一旦待行列に入れる。IOC
６は空状態になるとOSに再起動を要求するた
め、BUSY TO FREE報告を行なう。このた
め、以下の問題があつた。
６が使用中の場合も同様の問題がある。即ち、入
出力要求がIOC６に行ない、IOC使用中で報告さ
れた場合、上述のチヤネル使用中と同様に、OS
はIOC６の使用中が解除されるのを待つて再起動
するため、この要求を一旦待行列に入れる。IOC
６は空状態になるとOSに再起動を要求するた
め、BUSY TO FREE報告を行なう。このた
め、以下の問題があつた。
(1) IOC使用中の場合、再スケジユールリングの
ため、入出力要求を待行列に入れる処理がソフ
トウエアオーバヘツドになる。
ため、入出力要求を待行列に入れる処理がソフ
トウエアオーバヘツドになる。
(2) IOCの使用中が解除されたとき、ソフトウエ
アに対してBUSY TO FREE割込みを行うた
めのハードウエア、ソフトウエアオーバヘツ
ド。
アに対してBUSY TO FREE割込みを行うた
めのハードウエア、ソフトウエアオーバヘツ
ド。
(3) 複数システム間でフアイル共用を行つている
場合、その負荷が増大するとIOC使用中の確率
が急激に増加するため、上記(1)、(2)のソフトウ
エアオーバヘツドが急増し、システムの効率が
上がらない。
場合、その負荷が増大するとIOC使用中の確率
が急激に増加するため、上記(1)、(2)のソフトウ
エアオーバヘツドが急増し、システムの効率が
上がらない。
本発明は上述の欠点を除去するため、起動要求
時、チヤネルまたは入出力制御装置が使用中又は
割込み保留中でもチヤネルは該起動を受付けて起
動保留状態とし、空になつた時、自動的に該保留
中の起動要求を実行するようにしたもので、以下
図面について詳細に説明する。
時、チヤネルまたは入出力制御装置が使用中又は
割込み保留中でもチヤネルは該起動を受付けて起
動保留状態とし、空になつた時、自動的に該保留
中の起動要求を実行するようにしたもので、以下
図面について詳細に説明する。
第２図は本発明の一実施例を示す。データチヤ
ネル４０は各チヤネルに対応し、COU１に接続
された起動報告部４１を、またMCU２、IOC６
に接続され、両者の間のデータ転送を行なう転送
部、Ｉ／Ｏインターフエース制御部５１を有す
る。サブチヤネル（SBCH）４４は入出力装置
（デバイス）対応に制御情報を保持し、アドレス
部４３を介して起動報告部４１からアクセスさ
れ、サブチヤネル読み書き部４５を介して読み書
きされる。起動報告部４１と転送部４２とは並列
動作可能に構成される。即ち、転送部４２が
MCU２とデータ転送中において、起動報告部４
１はCPU１からの起動要求に応じ、サブチヤネ
ル４４のアクセス等を行なうことができる。
ネル４０は各チヤネルに対応し、COU１に接続
された起動報告部４１を、またMCU２、IOC６
に接続され、両者の間のデータ転送を行なう転送
部、Ｉ／Ｏインターフエース制御部５１を有す
る。サブチヤネル（SBCH）４４は入出力装置
（デバイス）対応に制御情報を保持し、アドレス
部４３を介して起動報告部４１からアクセスさ
れ、サブチヤネル読み書き部４５を介して読み書
きされる。起動報告部４１と転送部４２とは並列
動作可能に構成される。即ち、転送部４２が
MCU２とデータ転送中において、起動報告部４
１はCPU１からの起動要求に応じ、サブチヤネ
ル４４のアクセス等を行なうことができる。
第４図にチヤネルが使用中のときのフローを示
す。即ち、起動報告部４１はCPU１から起動要
求があると、チヤネルが使用中かをみる。これは
転送部４２が使用中かをみることにより行なわれ
る。チヤネルが使用中であると、従来のごとく
CPUにBUSY報告を行なわず、起動要求の入出力
装置（デバイス）に対応するサブチヤネルをチエ
ツクする。このデバイスが使用中であればCPU
へのBUSY報告を行なう。しかしデバイスが空で
あれば、BUSY報告をせず、この起動要求を起動
保留状態にする。具体的にはサブチヤネルにチヤ
ネルプログラムの先頭アドレスを登録するととも
に、起動保留のチエイニングに組込む。起動保留
の管理方法については後述する。次に、入出力装
置からのチヤネル終了報告部又はCPUからのチ
ヤネ割込保留の刈取によつてチヤネルがアベイラ
ベル状態になつた場合、起動報告部内の起動保留
管理部は次の起動が保留されていなければ、該デ
バイスへの起動を開始する。
す。即ち、起動報告部４１はCPU１から起動要
求があると、チヤネルが使用中かをみる。これは
転送部４２が使用中かをみることにより行なわれ
る。チヤネルが使用中であると、従来のごとく
CPUにBUSY報告を行なわず、起動要求の入出力
装置（デバイス）に対応するサブチヤネルをチエ
ツクする。このデバイスが使用中であればCPU
へのBUSY報告を行なう。しかしデバイスが空で
あれば、BUSY報告をせず、この起動要求を起動
保留状態にする。具体的にはサブチヤネルにチヤ
ネルプログラムの先頭アドレスを登録するととも
に、起動保留のチエイニングに組込む。起動保留
の管理方法については後述する。次に、入出力装
置からのチヤネル終了報告部又はCPUからのチ
ヤネ割込保留の刈取によつてチヤネルがアベイラ
ベル状態になつた場合、起動報告部内の起動保留
管理部は次の起動が保留されていなければ、該デ
バイスへの起動を開始する。
第３図は起動報告部４１内の起動保留管理部と
サブチヤネルの関係を示す。各チヤネル対応に起
動保留有効ビツト４３１、起動保留の先頭デバイ
スアドレス（Ｈ）を保持するレジスタ４３２、起
動保留の最終デバイスアドレス（Ｔ）を保持する
レジスタ４３３を持つ。４４１は１つのサブチヤ
ネルを示し、４４２はサブチヤネルの起動割込保
留共用のチエイニング領域である。第３図の場
合、起動保留中の先頭デバイスは＃０であり、以
下順に＃２、＃ｎ、＃ｎ−１が起動保留中で、現
在＃ｎ−１が最後である。
サブチヤネルの関係を示す。各チヤネル対応に起
動保留有効ビツト４３１、起動保留の先頭デバイ
スアドレス（Ｈ）を保持するレジスタ４３２、起
動保留の最終デバイスアドレス（Ｔ）を保持する
レジスタ４３３を持つ。４４１は１つのサブチヤ
ネルを示し、４４２はサブチヤネルの起動割込保
留共用のチエイニング領域である。第３図の場
合、起動保留中の先頭デバイスは＃０であり、以
下順に＃２、＃ｎ、＃ｎ−１が起動保留中で、現
在＃ｎ−１が最後である。
起動時、チヤネルが使用中の場合、まず起動保
留有効ビツト４３１が“１”かどうかを調げべ
る。もし、“０”の場合にはこれを“１”とし、
ＨおよびＴに要求のあつたデバイスアドレスを登
録する。もし“１”の場合には、Ｔの示すサブチ
ヤネルのチエイニング領域４４２およびＴに要求
のあつたデバイスアドレスを登録する。こうして
起動保留状態とされる。チヤネルが空状態になつ
た場合、まず起動保留有効ビツトが“１”かどう
かを調べる。もし、ビツトが“１”ならば起動保
留が存在するので、Ｈで示すデバイスに起動をか
ける。このときＨ＝Ｔならば、起動保留有効ビツ
トを“０”とする。Ｈ≠ＴならばＨで示すサブチ
ヤネル内のチエイニング領域のNEXTデバイスア
ドレスをＨに登録する。チヤネクが空状態になつ
たとき、起動保留有効ビツトが“０”のときは起
動保留は存在しない。
留有効ビツト４３１が“１”かどうかを調げべ
る。もし、“０”の場合にはこれを“１”とし、
ＨおよびＴに要求のあつたデバイスアドレスを登
録する。もし“１”の場合には、Ｔの示すサブチ
ヤネルのチエイニング領域４４２およびＴに要求
のあつたデバイスアドレスを登録する。こうして
起動保留状態とされる。チヤネルが空状態になつ
た場合、まず起動保留有効ビツトが“１”かどう
かを調べる。もし、ビツトが“１”ならば起動保
留が存在するので、Ｈで示すデバイスに起動をか
ける。このときＨ＝Ｔならば、起動保留有効ビツ
トを“０”とする。Ｈ≠ＴならばＨで示すサブチ
ヤネル内のチエイニング領域のNEXTデバイスア
ドレスをＨに登録する。チヤネクが空状態になつ
たとき、起動保留有効ビツトが“０”のときは起
動保留は存在しない。
このように、起動要求時、チヤネルが使用中であ
つても、入出力装置が空であればこれを受付け、
CPUへBUSY報告をせず、データチヤネルにおい
て起動保留状態とし、チヤネルが空となつた時に
自動的に保留中の起動要求を実行するので、ソフ
トウエアオーバヘツドを削減できる。
つても、入出力装置が空であればこれを受付け、
CPUへBUSY報告をせず、データチヤネルにおい
て起動保留状態とし、チヤネルが空となつた時に
自動的に保留中の起動要求を実行するので、ソフ
トウエアオーバヘツドを削減できる。
以上は、起動保留と割込保留が別々に管理され
ている場合について説明したが、サブチヤネル内
に起動／割込識別ビツトを設けることにより混在
で管理することも可能である。
ている場合について説明したが、サブチヤネル内
に起動／割込識別ビツトを設けることにより混在
で管理することも可能である。
又、本発明では起動保留をチエイニング方式に
より管理する例を示したが、サブチヤネル対応の
デバイス状態ビツトを設けて下記の様に管理して
も良い。
より管理する例を示したが、サブチヤネル対応の
デバイス状態ビツトを設けて下記の様に管理して
も良い。
ビツト０ ビツト１
０ ０ ……デバイスアベイラブル
０ １ ……起動保留中
１ ０ ……動作中
１ １ ……割込保留中
次に入出力制御装置（IOC）の使用中時の処理
について説明する。
について説明する。
第５図はIOC使用中時のフローを示す。CPUか
ら起動されたデバイスのサブチヤネルおよびチヤ
ネルが空状態ならば該チヤネルはＩ／Ｏインタフ
エースを介してIOCに起動をかける。このとき、
該IOCで他のシステムからの処理を実行している
場合、IOC BUSYが報告される。該報告を受け
たチヤネルは、前述のチヤネル使用中時の処理同
様に、該要求を起動保留のチエイニングを組込
む。
ら起動されたデバイスのサブチヤネルおよびチヤ
ネルが空状態ならば該チヤネルはＩ／Ｏインタフ
エースを介してIOCに起動をかける。このとき、
該IOCで他のシステムからの処理を実行している
場合、IOC BUSYが報告される。該報告を受け
たチヤネルは、前述のチヤネル使用中時の処理同
様に、該要求を起動保留のチエイニングを組込
む。
起動保留の管理方法は前述の通りであり、こゝ
では省略する。次に、IOCの使用中状態が解除さ
れると、もしIOCがBUSY TO FREE報告機能を
具備していれば、該報告がチヤネルになされる。
この場合、チヤネルはこれをCPUには報告しな
い。前に起動保留状態になつた入出力要求はチヤ
ネルがアベイラブル状態になつたとき該チヤネル
が自動的に再実行し、この動作はIOC BUSYが
解除されるまで繰返される。
では省略する。次に、IOCの使用中状態が解除さ
れると、もしIOCがBUSY TO FREE報告機能を
具備していれば、該報告がチヤネルになされる。
この場合、チヤネルはこれをCPUには報告しな
い。前に起動保留状態になつた入出力要求はチヤ
ネルがアベイラブル状態になつたとき該チヤネル
が自動的に再実行し、この動作はIOC BUSYが
解除されるまで繰返される。
以上説明したように、本発明を用いることによ
り、チヤネル使用中で該デバイスが空状態の場合
およびIOC使用中の場合起動が受付られるため、
チヤネルまたはIOC再スケジユールのためのソフ
トウエアオーバヘツドが削減でき、チヤネルおよ
びIOCアベイラブル割込も不要となるため、ハー
ドウエア／ソフトウエアオーバヘツドも削減でき
る。また、チヤネルまたはIOCがアベイラブルに
なつたとき、自動的に次の起動が行なわれるた
め、チヤネルおよびIOCの使用効率を向上でき、
システム性能の向上が期待できる。
り、チヤネル使用中で該デバイスが空状態の場合
およびIOC使用中の場合起動が受付られるため、
チヤネルまたはIOC再スケジユールのためのソフ
トウエアオーバヘツドが削減でき、チヤネルおよ
びIOCアベイラブル割込も不要となるため、ハー
ドウエア／ソフトウエアオーバヘツドも削減でき
る。また、チヤネルまたはIOCがアベイラブルに
なつたとき、自動的に次の起動が行なわれるた
め、チヤネルおよびIOCの使用効率を向上でき、
システム性能の向上が期待できる。
また、このためのチヤネルのハードウエアは割
込み保留回路を大部分共用できるため、ハードウ
エアオーバヘツドはわずかである。
込み保留回路を大部分共用できるため、ハードウ
エアオーバヘツドはわずかである。
第１図は一般的な情報処理システムを示すブロ
ツク図、第２図は本発明の一実施例を示すブロツ
ク図、第３図は起動保留を説明するための図、第
４図は第２図および第３図に共にチヤネル使用中
時の動作を説明するための図、第５図は入出力制
御装置の使用中時の動作を説明するための図であ
る。 １……中央処理装置（CPU）、２……主記憶制
御装置（MCU）、３……主記憶装置（MEM）、４
……チヤネル制御装置（CHC）、５……チヤネル
（CH）、６……入出力制御装置（IOC）、７……入
出力装置（IOD）、４０……データチヤネル、４
１……起動報告部、４２……転送部、４４……サ
ブチヤネル、５１……Ｉ／Ｏインタフエース制御
部。
ツク図、第２図は本発明の一実施例を示すブロツ
ク図、第３図は起動保留を説明するための図、第
４図は第２図および第３図に共にチヤネル使用中
時の動作を説明するための図、第５図は入出力制
御装置の使用中時の動作を説明するための図であ
る。 １……中央処理装置（CPU）、２……主記憶制
御装置（MCU）、３……主記憶装置（MEM）、４
……チヤネル制御装置（CHC）、５……チヤネル
（CH）、６……入出力制御装置（IOC）、７……入
出力装置（IOD）、４０……データチヤネル、４
１……起動報告部、４２……転送部、４４……サ
ブチヤネル、５１……Ｉ／Ｏインタフエース制御
部。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置により制御を受けるデータチヤ
ネルを介して入出力装置を制御する入出力制御方
式において、中央処理装置からの起動要求時、起
動要求されたチヤネルが使用中又はチヤネル割込
保留中で入出力装置が使用中でないとき、該起動
要求をデータチヤネルで受付けて起動保留状態と
し、チヤネルが空になつたとき保留中の起動要求
を実行することを特徴とする入出力制御方式。 ２ データチヤネルと入出力装置間に入出力制御
装置が設けられており、該入出力制御装置を起動
してそれが使用中のとき、該起動要求をデータチ
ヤネルで起動保留状態とし、チヤネルが空になつ
たとき、起動要求を再実行することを特徴とする
特許請求の範囲第１項記載の入出力制御方式。 ３ データチヤネルと入出力装置間に入出力制御
装置が設けられており、該入出力制御装置を起動
してそれが使用中のとき、該起動要求をデータチ
ヤネルで起動保留状態とし、入出力制御装置から
空になつたことを報告された時、データチヤネル
は該報告を中央処理装置に通知せずに起動要求を
再実行することを特徴とする特許請求の範囲第１
項記載の入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13260580A JPS5757332A (en) | 1980-09-24 | 1980-09-24 | Input-output control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13260580A JPS5757332A (en) | 1980-09-24 | 1980-09-24 | Input-output control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5757332A JPS5757332A (en) | 1982-04-06 |
| JPS6223904B2 true JPS6223904B2 (ja) | 1987-05-26 |
Family
ID=15085236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13260580A Granted JPS5757332A (en) | 1980-09-24 | 1980-09-24 | Input-output control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5757332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289116U (ja) * | 1988-12-28 | 1990-07-16 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142765A (ja) * | 1983-12-29 | 1985-07-27 | Nec Corp | 転送装置のコマンド受付け方式 |
| JPS61182155A (ja) * | 1985-02-07 | 1986-08-14 | Fujitsu Ltd | チヤネル制御方式 |
| JP2535611B2 (ja) * | 1989-03-01 | 1996-09-18 | 富士通株式会社 | 情報処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519538A (en) * | 1974-07-15 | 1976-01-26 | Hitachi Ltd | Maruchi akusesuyo nyushutsuryokukanrisochi |
| JPS5257743A (en) * | 1975-11-07 | 1977-05-12 | Hitachi Ltd | Channel equipment |
| JPS532049A (en) * | 1976-06-29 | 1978-01-10 | Hitachi Ltd | Input output processing device |
| JPS53145441A (en) * | 1977-05-25 | 1978-12-18 | Hitachi Ltd | Restarting system for input/output device |
-
1980
- 1980-09-24 JP JP13260580A patent/JPS5757332A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519538A (en) * | 1974-07-15 | 1976-01-26 | Hitachi Ltd | Maruchi akusesuyo nyushutsuryokukanrisochi |
| JPS5257743A (en) * | 1975-11-07 | 1977-05-12 | Hitachi Ltd | Channel equipment |
| JPS532049A (en) * | 1976-06-29 | 1978-01-10 | Hitachi Ltd | Input output processing device |
| JPS53145441A (en) * | 1977-05-25 | 1978-12-18 | Hitachi Ltd | Restarting system for input/output device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289116U (ja) * | 1988-12-28 | 1990-07-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5757332A (en) | 1982-04-06 |
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