JPS60142765A - 転送装置のコマンド受付け方式 - Google Patents
転送装置のコマンド受付け方式Info
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- JPS60142765A JPS60142765A JP25148083A JP25148083A JPS60142765A JP S60142765 A JPS60142765 A JP S60142765A JP 25148083 A JP25148083 A JP 25148083A JP 25148083 A JP25148083 A JP 25148083A JP S60142765 A JPS60142765 A JP S60142765A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理装置のデータ転送装置に関するもの
で、特に磁気ディスク装置等の高速ブロック転送を行な
う入出力装置を制御するデータ転送装置のコマンド受付
は方式に関するものである。
で、特に磁気ディスク装置等の高速ブロック転送を行な
う入出力装置を制御するデータ転送装置のコマンド受付
は方式に関するものである。
従来、この種のデータ転送装置におけるコマンド受付は
方式は、中央処理装置からの制御コマンドに対して、該
転送装置が他の入出力装置とデータ転送を実行中は、装
置が使用中である旨の通知を行ない、該コマンドを受付
けない方式を採っていた。このため、ソフトウェアは、
制御コマンドを発行した入出力装置が使用可能であるに
もかかわらず、転送装置が他の入出力装置との転送を完
了するまで、制御コマンドの発行の再試行を繰返す必要
があシ、ソフトウェアの負担を増加する原因となってい
た。
方式は、中央処理装置からの制御コマンドに対して、該
転送装置が他の入出力装置とデータ転送を実行中は、装
置が使用中である旨の通知を行ない、該コマンドを受付
けない方式を採っていた。このため、ソフトウェアは、
制御コマンドを発行した入出力装置が使用可能であるに
もかかわらず、転送装置が他の入出力装置との転送を完
了するまで、制御コマンドの発行の再試行を繰返す必要
があシ、ソフトウェアの負担を増加する原因となってい
た。
本発明は、上記欠点を改良するものであわ、転送装置が
入出力装置とのインタフェースの使用状態を自律的に監
視することにより、ソフトウェアが、転送装置と、他の
入出力装置とのデータ転送の影響を全く意識しないです
むようにした転送装置のコマンド受付は方式を提供する
ものである。
入出力装置とのインタフェースの使用状態を自律的に監
視することにより、ソフトウェアが、転送装置と、他の
入出力装置とのデータ転送の影響を全く意識しないです
むようにした転送装置のコマンド受付は方式を提供する
ものである。
即ち、本発明は、転送装置内に、転送装置に接続されて
いる複数の入出力装置に対応して、中央処理装置からの
制御コマンドを格納するエリアを設けた記憶手段と、入
出力装置に対するインタフェースの使用状態を常に監視
する手段とを備えて成シ、該入出力装置が使用可能であ
れば、他の入出力装置の動作状態とは無関係に、何時で
も制御コマンドを受付け、上記インタフェースが使用可
能であれば、直ちに当該入出力装置に対して制御コマン
ド°の実行を指示し、該インタフェースが他の入出力装
置とのデータ転送を実行中であれば、その実行完了を待
ち、インタフェースが使用可能となったとき、当該入出
力装置に対して制御コマンドの実行を指示するものであ
る。
いる複数の入出力装置に対応して、中央処理装置からの
制御コマンドを格納するエリアを設けた記憶手段と、入
出力装置に対するインタフェースの使用状態を常に監視
する手段とを備えて成シ、該入出力装置が使用可能であ
れば、他の入出力装置の動作状態とは無関係に、何時で
も制御コマンドを受付け、上記インタフェースが使用可
能であれば、直ちに当該入出力装置に対して制御コマン
ド°の実行を指示し、該インタフェースが他の入出力装
置とのデータ転送を実行中であれば、その実行完了を待
ち、インタフェースが使用可能となったとき、当該入出
力装置に対して制御コマンドの実行を指示するものであ
る。
以下、本発明を図面に示す実施例に基づいて説明する。
第１図は本発明コマンド受付は方式を備えた転送装置と
、他の中央制御装置、主記憶装置及び入出力装置との接
続関係を示すブロック図である。
、他の中央制御装置、主記憶装置及び入出力装置との接
続関係を示すブロック図である。
同図において、メモリバス４により、本発明コマンド受
付は方式を備えた転送装置（ＤＣＨ）３と、中央処理装
置（ＣＰＵ）］ と、主記憶装置（ＭＭ）４とが接続さ
れている。又、転送装置３は、中央処理装置１．！：Ｃ
ＰＵインタフェース５によ多接続されると共に、複数の
入出力装置７０〜７ＮとＩＯインタフェース６を介して
接続されている。この転送装置３は、中央処理装置１の
制御の下に、主記憶装置４と、ＩＯインタフェース６を
共用する複数の入出力装置７０〜７Ｎとのデータ転送を
、バーストモードで行なう。
付は方式を備えた転送装置（ＤＣＨ）３と、中央処理装
置（ＣＰＵ）］ と、主記憶装置（ＭＭ）４とが接続さ
れている。又、転送装置３は、中央処理装置１．！：Ｃ
ＰＵインタフェース５によ多接続されると共に、複数の
入出力装置７０〜７ＮとＩＯインタフェース６を介して
接続されている。この転送装置３は、中央処理装置１の
制御の下に、主記憶装置４と、ＩＯインタフェース６を
共用する複数の入出力装置７０〜７Ｎとのデータ転送を
、バーストモードで行なう。
第２図は本発明コマンド受付は方式を備える転送装置の
一実施例を示すブロック図である。図において、転送装
置は、マイクロプロセッサ（ＭＰＵ）３０と、リードオ
ンリーメモリ（ＲＯＭ）３１と、サブチャネルメモリ（
ＳＣＨＭ）３２と、データバッファメモリ（ＤＢＭ）３
３と、メそリインタフエース回路３４と、ＣＰＵインタ
フェース回路３５と、ＩＯインタフェース回路３６とを
有して成シ、これらは、マイクロプロセッサパス３７に
て結合されている。又、メモリインタフェース回路３４
はメモリバス４に、ＣＰＵインタフェース回路３５ｕＣ
ＰＵインタフエース５に、工０インタフェース回路３６
はＩＯインタフェース６にそれぞれ接続されている。
一実施例を示すブロック図である。図において、転送装
置は、マイクロプロセッサ（ＭＰＵ）３０と、リードオ
ンリーメモリ（ＲＯＭ）３１と、サブチャネルメモリ（
ＳＣＨＭ）３２と、データバッファメモリ（ＤＢＭ）３
３と、メそリインタフエース回路３４と、ＣＰＵインタ
フェース回路３５と、ＩＯインタフェース回路３６とを
有して成シ、これらは、マイクロプロセッサパス３７に
て結合されている。又、メモリインタフェース回路３４
はメモリバス４に、ＣＰＵインタフェース回路３５ｕＣ
ＰＵインタフエース５に、工０インタフェース回路３６
はＩＯインタフェース６にそれぞれ接続されている。
本発明を構成する記憶手段は、メモリ又はレジスタにて
構成されるが、本実施例では、サブチャネルメモリ（Ｓ
ＣＨＭ）３２に、複数の入出力装置７０〜７Ｎ対応に、
中央処理装置１からの制御コマンドを受付けて格納する
エリアを設け“Ｃ構成される。父、上記複数の入出力装
置７０〜７Ｎで共用しているインタフェースの使用状態
を監視する手段は、本実施例では、上記サブチャネルメ
モリ（ＳＣＨＭ）３２ にインタフェースの使用状態を
表示するエリアを設け、これをマイクロプロセッサがチ
ェックするよう構成される。
構成されるが、本実施例では、サブチャネルメモリ（Ｓ
ＣＨＭ）３２に、複数の入出力装置７０〜７Ｎ対応に、
中央処理装置１からの制御コマンドを受付けて格納する
エリアを設け“Ｃ構成される。父、上記複数の入出力装
置７０〜７Ｎで共用しているインタフェースの使用状態
を監視する手段は、本実施例では、上記サブチャネルメ
モリ（ＳＣＨＭ）３２ にインタフェースの使用状態を
表示するエリアを設け、これをマイクロプロセッサがチ
ェックするよう構成される。
第３図は転送装置及び入出力装置を制御するコマンドア
ドレス＠（ＣＡＷ）及びチャネル制御語（ＣＣＷｏ、１
）のフォーマットを示す。これらの制御語は、中央処理
装置１からのコマンド実行指示に先立ち、主記憶装置２
内に格納されるものである。
ドレス＠（ＣＡＷ）及びチャネル制御語（ＣＣＷｏ、１
）のフォーマットを示す。これらの制御語は、中央処理
装置１からのコマンド実行指示に先立ち、主記憶装置２
内に格納されるものである。
第４図は上記第２図に示すサブチャネルメモリのメモリ
構成を示す。図において、サブチャネルメモリは、各入
出力装置７０（ＩＯす０）〜７Ｎ（ＩＯΦＮ）対応に記
憶エリアが割当ててあり、且つ、インタフェース６の使
用状態の監視結果を保持するエリア（ＩＯＩＮＦ）が設
けである。
構成を示す。図において、サブチャネルメモリは、各入
出力装置７０（ＩＯす０）〜７Ｎ（ＩＯΦＮ）対応に記
憶エリアが割当ててあり、且つ、インタフェース６の使
用状態の監視結果を保持するエリア（ＩＯＩＮＦ）が設
けである。
次に、本発明コマンド受付は方式の動作について図面を
参照して説明する。
参照して説明する。
中央処理装置１が転送装置３に起動命令（ＳＩＯ）を発
行すると、転送装置３は、ＣＰＵインタフェース回路３
５を経由してマイクロプロセッサ（ＭＰＵ）３０に割込
みを行なう。割込みを受けるとマイクロプロセッサ（Ｍ
ＰＵ）３０は、メモリインタフェース回路３４を経由し
て、主記憶装置（ＭＭ）２の固定番地に格納されている
第３図に示すコマンドアドレス語（ＣＡＷ）を読込む。
行すると、転送装置３は、ＣＰＵインタフェース回路３
５を経由してマイクロプロセッサ（ＭＰＵ）３０に割込
みを行なう。割込みを受けるとマイクロプロセッサ（Ｍ
ＰＵ）３０は、メモリインタフェース回路３４を経由し
て、主記憶装置（ＭＭ）２の固定番地に格納されている
第３図に示すコマンドアドレス語（ＣＡＷ）を読込む。
更に、マイクロプロセッサ（ＭＰＵ）３０は、コマンド
アドレス語（ＣＡＷ）のコマンドアドレス（ＣＭＡ）で
示される主記憶装置（ＭＭ’）２の番地から、第３図に
示すチャネル制御語ｃｃｗｏ及びＣＣＷＩ をメモリイ
ンタフェース回路３４を経由して持って来る。
アドレス語（ＣＡＷ）のコマンドアドレス（ＣＭＡ）で
示される主記憶装置（ＭＭ’）２の番地から、第３図に
示すチャネル制御語ｃｃｗｏ及びＣＣＷＩ をメモリイ
ンタフェース回路３４を経由して持って来る。
ここで、マイクロプロセッサ（ＭＰＵ）３０は、起動命
令（ＳＩＯ）で指示された■０アドレスに対応する第４
図に示すチャネル語ＣＨＷＯをサブチャネルメモリ（Ｓ
ＣＨＭ）３２から読み出し、チャネル状態ＳＴＡの検証
を行なう。チャネル状態ＳＴＡは、サブチャネルおよび
対応する入出力装置の状態を示しており、その値とサブ
チャネルの状態の対応とを次に示す。
令（ＳＩＯ）で指示された■０アドレスに対応する第４
図に示すチャネル語ＣＨＷＯをサブチャネルメモリ（Ｓ
ＣＨＭ）３２から読み出し、チャネル状態ＳＴＡの検証
を行なう。チャネル状態ＳＴＡは、サブチャネルおよび
対応する入出力装置の状態を示しており、その値とサブ
チャネルの状態の対応とを次に示す。
ＳＴＡ サブチャネル状態
（００）Ｈ空（使用可能）
（Ｏｆ）Ｈコマンド起動待
（０２）Ｈデータ転送中
（０３）Ｈ別々報告ＤＶＥ待
（０４）Ｈチェイン実行中
マイクロプロセッサ（ＭＰＵ）３０は、チャネル状態Ｓ
ＴＡが（００）Ｈ−ｔ”使用可′であれば、ＣＰＵイン
タフェース回路３５を経由して、コンディションコード
（ＣＤＣ）＝’０’を中央処理装置（ＣＰＵ）１に返し
、コマンドが受け付けられたことを該ＣＰＵ １へ通知
し、コマンドアドレス（ＣＭＡ）。
ＴＡが（００）Ｈ−ｔ”使用可′であれば、ＣＰＵイン
タフェース回路３５を経由して、コンディションコード
（ＣＤＣ）＝’０’を中央処理装置（ＣＰＵ）１に返し
、コマンドが受け付けられたことを該ＣＰＵ １へ通知
し、コマンドアドレス（ＣＭＡ）。
コマンドコード（ＣＭＣ）、フラグ（ＦＬＧ）、データ
アドレス（ＤＡ）ｂよびバイトカウント（ＢＣ）を、サ
ブチャネルメモリ３２のチャネル＠ＣＨＷＯ〜５に格納
し、チャネル状態ＳＴＡを（０１）Ｈコマンド°起動待
状態にする。チャネル状態ＳＴＡが（００）Ｈ以外の場
合、マイクロプロセッサ（ＭＰＵ）３０は、コンディシ
ョンコード（ＣＤＣ）＝’２’を中央処理装置（ＣＰＵ
）１に返し、該サブチャネルおよび入出力装置が使用中
であることを該ＣＰＵ１ｊ／ｃ通知する。
アドレス（ＤＡ）ｂよびバイトカウント（ＢＣ）を、サ
ブチャネルメモリ３２のチャネル＠ＣＨＷＯ〜５に格納
し、チャネル状態ＳＴＡを（０１）Ｈコマンド°起動待
状態にする。チャネル状態ＳＴＡが（００）Ｈ以外の場
合、マイクロプロセッサ（ＭＰＵ）３０は、コンディシ
ョンコード（ＣＤＣ）＝’２’を中央処理装置（ＣＰＵ
）１に返し、該サブチャネルおよび入出力装置が使用中
であることを該ＣＰＵ１ｊ／ｃ通知する。
マイクロプロセッサ（ＭＰＵ）３０は、割込み処理等緊
急度の高い処理を終了すると、マイクロプログラムのベ
ースレベルで、常圧全サブチャネルのチャネル語ＣＨＷ
Ｏのチャネル状態ＳＴＡのスキャンを行ない、５ＴＡ−
（０１）Ｈ起動待の状態のサブチャネルを見つけると、
第４図に示すサブチャネルメモリ内のｌ０ＩＮＦのＢＳ
Ｙビットを検証する。このＢＳＹビットは、■０インタ
フェース６がある入出力装置に捕捉された時、ＢＳＹ＝
１にソフトが設定し、該入出力装置との接続が終了した
時、ＢＳＹ＝Ｏにソフトが設定するもので、■０インタ
フェース６０使用可否を表示するもの７あ、。ＢＳＹ
Ｗ ッ） ’Ｊ！ＩＥ’ ０ ’ Ｔアｈｔ号’ｏ ＊
ｙｆ（ＭＰＵ）３０は、起動待状態のサブチャネルの
チャネル語ＣＨＷよシコマンドコード（ＣＭＣ）を取り
出し、当該入出力装置に対してＩＯインタフェース回路
３６を経由して起動をかける。ＢＳＹビットが°１′の
場合は、サブチャネルメモリのチャネル状態ＳＴＡおよ
びＢＳＹピットのスキャンを続行し、起動可能となるま
で待つ。
急度の高い処理を終了すると、マイクロプログラムのベ
ースレベルで、常圧全サブチャネルのチャネル語ＣＨＷ
Ｏのチャネル状態ＳＴＡのスキャンを行ない、５ＴＡ−
（０１）Ｈ起動待の状態のサブチャネルを見つけると、
第４図に示すサブチャネルメモリ内のｌ０ＩＮＦのＢＳ
Ｙビットを検証する。このＢＳＹビットは、■０インタ
フェース６がある入出力装置に捕捉された時、ＢＳＹ＝
１にソフトが設定し、該入出力装置との接続が終了した
時、ＢＳＹ＝Ｏにソフトが設定するもので、■０インタ
フェース６０使用可否を表示するもの７あ、。ＢＳＹ
Ｗ ッ） ’Ｊ！ＩＥ’ ０ ’ Ｔアｈｔ号’ｏ ＊
ｙｆ（ＭＰＵ）３０は、起動待状態のサブチャネルの
チャネル語ＣＨＷよシコマンドコード（ＣＭＣ）を取り
出し、当該入出力装置に対してＩＯインタフェース回路
３６を経由して起動をかける。ＢＳＹビットが°１′の
場合は、サブチャネルメモリのチャネル状態ＳＴＡおよ
びＢＳＹピットのスキャンを続行し、起動可能となるま
で待つ。
なお、上記ＢＳＹビットの設定を、ハードウェアにより
行なう構成とすることもできる。
行なう構成とすることもできる。
本発明は以上説明したように１転送装置内に、中央処理
装置からの制御コマンドを所定エリアに格納する手段と
、複数の入出力装置が共用しているインタフェースの使
用状態を監視する手段を持つことにより、該入出力装置
が使用可能であれば、何時でもコマンドを受けつけるこ
とが出来るように考慮した亀のである。これにより、ソ
フトウェアは、他の入出力装置が■０インタフェースを
占有しているかどうか気にせずに制御コマンドを発行す
ることが出来、コマンド再試行等のソフト負荷を軽減す
る効果がある。
装置からの制御コマンドを所定エリアに格納する手段と
、複数の入出力装置が共用しているインタフェースの使
用状態を監視する手段を持つことにより、該入出力装置
が使用可能であれば、何時でもコマンドを受けつけるこ
とが出来るように考慮した亀のである。これにより、ソ
フトウェアは、他の入出力装置が■０インタフェースを
占有しているかどうか気にせずに制御コマンドを発行す
ることが出来、コマンド再試行等のソフト負荷を軽減す
る効果がある。
第１図は本発明コマンド受付は方式を備えた転送装置と
、他の中央制御装置、主記憶装置及び入出力装置との接
続関係を示すブロック図、第２図は本発明コマンド受付
は方式を備える転送装置の一実施例を示すブロック図、
第３図は転送装置及び入出力装置を制御するコマンドア
ドレス語（ＣＡＷ）及びチャネル制御語（ＣＣＷＯ，Ｉ
）のフォーマットを示す説明図、第４図は上記第２図に
示すサブチャネルメモリのメモリ構成を示す説明図であ
る。 １・・・中央処理装置（ＣＰＵ） ２・・・主記憶装置（ＭＭ） ３・・・転送装置（ＤＣ
Ｈ）４・・・メモリハス ５・・・ＣＰＵインタフェー
ス６・・・工０インタフェース ７０〜７Ｎ・・・入出
力装置３０・・・マイクロプロセッサ（ＭＰＵ）３１・
・・リードオンリーメモリ（ＲＯＭ）３２・・・サブチ
ャネルメモリ（ＳＣＨＭ）３３・・・データバッファメ
モリ（ＤＢＭ）３４・・・メモリインタフェース回路 ３５・・・ＣＰＵインタフェース回路 ３６・・・ＩＯインタフェース回路 出願人 日本電気株式会社外２名 第１図 第２図
、他の中央制御装置、主記憶装置及び入出力装置との接
続関係を示すブロック図、第２図は本発明コマンド受付
は方式を備える転送装置の一実施例を示すブロック図、
第３図は転送装置及び入出力装置を制御するコマンドア
ドレス語（ＣＡＷ）及びチャネル制御語（ＣＣＷＯ，Ｉ
）のフォーマットを示す説明図、第４図は上記第２図に
示すサブチャネルメモリのメモリ構成を示す説明図であ
る。 １・・・中央処理装置（ＣＰＵ） ２・・・主記憶装置（ＭＭ） ３・・・転送装置（ＤＣ
Ｈ）４・・・メモリハス ５・・・ＣＰＵインタフェー
ス６・・・工０インタフェース ７０〜７Ｎ・・・入出
力装置３０・・・マイクロプロセッサ（ＭＰＵ）３１・
・・リードオンリーメモリ（ＲＯＭ）３２・・・サブチ
ャネルメモリ（ＳＣＨＭ）３３・・・データバッファメ
モリ（ＤＢＭ）３４・・・メモリインタフェース回路 ３５・・・ＣＰＵインタフェース回路 ３６・・・ＩＯインタフェース回路 出願人 日本電気株式会社外２名 第１図 第２図
Claims (1)
- 【特許請求の範囲】 中央処理装置の制御のもとに、主記憶装置とインタフェ
ースを共用した複数の入出力装置とのデータ転送をバー
ストモードで行なう転送装置において、 中央処理装置からの制御コマンドを上記各入出力装置対
応に格納するエリアを設けた記憶手段と、上記各入出力
装置が共用しているインタフェースの使用状態を監視す
る手段とを備え、ある入出力装置に対する中央処理装置
からの制御コマンドを、上記インタフェースが他の入出
力装置に占有されている場合であっても、核入出力装置
が使用可能であれば一旦受付け、インタフェースが使用
可能となったときに、該入出力装置に対して上記制御コ
マンドの実行を指示するよう構成したことを特徴とする
転送装置のコマンド受付は方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25148083A JPS60142765A (ja) | 1983-12-29 | 1983-12-29 | 転送装置のコマンド受付け方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25148083A JPS60142765A (ja) | 1983-12-29 | 1983-12-29 | 転送装置のコマンド受付け方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142765A true JPS60142765A (ja) | 1985-07-27 |
Family
ID=17223434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25148083A Pending JPS60142765A (ja) | 1983-12-29 | 1983-12-29 | 転送装置のコマンド受付け方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142765A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757332A (en) * | 1980-09-24 | 1982-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Input-output control system |
-
1983
- 1983-12-29 JP JP25148083A patent/JPS60142765A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757332A (en) * | 1980-09-24 | 1982-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Input-output control system |
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