JPS60112166A - バス接続インタフェイス装置 - Google Patents
バス接続インタフェイス装置Info
- Publication number
- JPS60112166A JPS60112166A JP58219508A JP21950883A JPS60112166A JP S60112166 A JPS60112166 A JP S60112166A JP 58219508 A JP58219508 A JP 58219508A JP 21950883 A JP21950883 A JP 21950883A JP S60112166 A JPS60112166 A JP S60112166A
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- Japan
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- output
- bus
- path
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野」
本発明は、分散処理システムに用いてff荊なdス接続
インタフェイス装置違に関する。
インタフェイス装置違に関する。
従来から、入出力制御の1つの方法として、(IBを用
いて行なう方法がある。CCBとは、入出カ装トtの制
御コマンr1データバッファアドレス、)ぞツファの大
きさ、終了ステータス及びその他の制御情報が入ったデ
ータエリアでおり、通常、システムの主メモリ上に用意
される。
いて行なう方法がある。CCBとは、入出カ装トtの制
御コマンr1データバッファアドレス、)ぞツファの大
きさ、終了ステータス及びその他の制御情報が入ったデ
ータエリアでおり、通常、システムの主メモリ上に用意
される。
第1図tま従来のCCBを用いて入出力制御を行なうシ
ステムの一例を示したブロック図である。中央処理装置
(CPU)1、主メモリ2、及び首数台の入出力装置1
23がパス4上に接続されている。
ステムの一例を示したブロック図である。中央処理装置
(CPU)1、主メモリ2、及び首数台の入出力装置1
23がパス4上に接続されている。
CPU 1は主メモリ2上にCCB 5 を用意してか
ら、入出力装H’23に対して人出操作要求を出す。こ
の時、CPU1は同時にCCB 5の先頭アPレスを入
出力装置3に送り、これによって入出力装置3に要求の
内容を知らせる。入出力装置3は主メモリ2上からCC
l35の内容ヲ読み出し、この内容に従って処理を行く
う。入出力装置3は処理を終了すると、終了ステータス
t; CCB s内に入れると共に、CPUIへ処理終
了を知らせる。CPU1はCCB 5内の終了ステータ
スを読み取り次の処理へ移る。従来は第1図に示した如
く入出力装も1,3を多数並べて各種の処理を行なう構
成のシステムが採用されていたが、近年、処理の分散化
を図る目的で第2図に示すような構成のシステムが用い
られるようになって藪た。
ら、入出力装H’23に対して人出操作要求を出す。こ
の時、CPU1は同時にCCB 5の先頭アPレスを入
出力装置3に送り、これによって入出力装置3に要求の
内容を知らせる。入出力装置3は主メモリ2上からCC
l35の内容ヲ読み出し、この内容に従って処理を行く
う。入出力装置3は処理を終了すると、終了ステータス
t; CCB s内に入れると共に、CPUIへ処理終
了を知らせる。CPU1はCCB 5内の終了ステータ
スを読み取り次の処理へ移る。従来は第1図に示した如
く入出力装も1,3を多数並べて各種の処理を行なう構
成のシステムが採用されていたが、近年、処理の分散化
を図る目的で第2図に示すような構成のシステムが用い
られるようになって藪た。
呂21盛1は従来のCC’Bを用いて入出力制御を行な
うシステムの他の例を示したゾロツク図でおる。
うシステムの他の例を示したゾロツク図でおる。
本例はfA’+ 1図のように入出力装fdaを並列に
置く代わりに、パス4に接続される入出カプロセッサ6
を用意し、この下に入出力装置3をパス7を介して複数
台並べた(、”・1成を採っている。更にパス7にはL
IIメモリ8が接続てれている。CPU 1は主メモリ
2上にCCB5を用意した後、入出力操作要求をパス4
を通して入出力プロセラ′T6に送る。すると、大計カ
プロセッサ6はCCB 5の内容を読み出してアクセス
する入出力装置3を判定し、該当の入出力装置3に入出
力操作要求を出す。入出力装置3は処理を終了すると終
了情報を入出カプロセッサ6に送る。すると入出カプロ
セッサ6は終了ステータスをα15に書き込むと共に、
CPU1へ入出力装置3の処理終了を知らせる。すると
、CPU 1はCCB5内のI9:’TX7″−タスを
読み取り、次の処理へ移る。入出力プロセラ−17−6
1ri多数の入出力装置3のためのチャンネルマルチゾ
レクサとしての機能を有する他に、エラー処理、シーケ
ンス制御その他の入出力処理の大部分を行なう機能を有
しており、CPUIの負荷の軽減を図るようにしている
。
置く代わりに、パス4に接続される入出カプロセッサ6
を用意し、この下に入出力装置3をパス7を介して複数
台並べた(、”・1成を採っている。更にパス7にはL
IIメモリ8が接続てれている。CPU 1は主メモリ
2上にCCB5を用意した後、入出力操作要求をパス4
を通して入出力プロセラ′T6に送る。すると、大計カ
プロセッサ6はCCB 5の内容を読み出してアクセス
する入出力装置3を判定し、該当の入出力装置3に入出
力操作要求を出す。入出力装置3は処理を終了すると終
了情報を入出カプロセッサ6に送る。すると入出カプロ
セッサ6は終了ステータスをα15に書き込むと共に、
CPU1へ入出力装置3の処理終了を知らせる。すると
、CPU 1はCCB5内のI9:’TX7″−タスを
読み取り、次の処理へ移る。入出力プロセラ−17−6
1ri多数の入出力装置3のためのチャンネルマルチゾ
レクサとしての機能を有する他に、エラー処理、シーケ
ンス制御その他の入出力処理の大部分を行なう機能を有
しており、CPUIの負荷の軽減を図るようにしている
。
ところで、実際のシステムでは、第1図の構成で用いら
れる入出力装置3と舘2図の構成で用い・られる入出力
装置3け同一の装置であるほうがシステムの拡張性の面
で有利である。
れる入出力装置3と舘2図の構成で用い・られる入出力
装置3け同一の装置であるほうがシステムの拡張性の面
で有利である。
又、同様の趣旨で第2図の構成で使用される副メモリ8
は第1図の構成で使用される主メモリ2と同一のもので
あるほうがよい。こ9ためにtま、鎖1図に示したパス
4と第27に示したパス7を結合する必要があり、更に
入出カプロセッサ6も第1図のCP[Jlとほぼ同一の
ものを用いた方が種々の面で有利となる。これらの要求
を実現しためが第3図に示した構成のシステムである。
は第1図の構成で使用される主メモリ2と同一のもので
あるほうがよい。こ9ためにtま、鎖1図に示したパス
4と第27に示したパス7を結合する必要があり、更に
入出カプロセッサ6も第1図のCP[Jlとほぼ同一の
ものを用いた方が種々の面で有利となる。これらの要求
を実現しためが第3図に示した構成のシステムである。
CPU 1と主メモリ2はパス4に接続され、このパス
44−1.パスインターフェース9を介1.て、sスフ
に結合されている。パス7には入出力制御架[101副
メモリ8及び複数台の入出力装置3が接続されている。
44−1.パスインターフェース9を介1.て、sスフ
に結合されている。パス7には入出力制御架[101副
メモリ8及び複数台の入出力装置3が接続されている。
なお、入出力制御装置10とパスインターフェース9を
合わせたものが第2図における人出カブロセツナ6に相
当する。又、ツマスインターフエース9は0PIJIと
人出力制御装置10゛の両者から入出力装置I、(チャ
ネル)としC見えるように構成されている。
合わせたものが第2図における人出カブロセツナ6に相
当する。又、ツマスインターフエース9は0PIJIと
人出力制御装置10゛の両者から入出力装置I、(チャ
ネル)としC見えるように構成されている。
CPUIは主メモリ2上にCCl3を用意した後、パス
4全通し′Cパスインターフェース9に入出力操作要求
を出す。この入出力操作要求はパスインターフェースi
tよって一度受は取られ、パスインターフェース9は入
出力操作要求があったことを入出力制御&[10へ、通
常、割り込みとして知らせろ。更に、パスインターフェ
ース9Vi入出力制御装汁−二10からの要求によυC
CBの先頭アドレス等のデータを副メモリ8へ送る。入
出力131j御装餘10は副メモリ8からデータを読み
出し、処理を開始する。入出力制御架fN710は、処
理の途中でデータ転送の必要を生じた時は、パスインタ
ーフェース9を介して主メモリ2とr’Jメモリ8との
間でデータ転送を行なう。入出力動作そのものは入出力
装置3で行なうため、入出力制御装置io!ri入出力
装置3に対して入出力操作要求を出す。この時、入出力
制御装置10は必要に応じて副メモリ8に入出力装置3
のためのσmを用意する。入出力装置3で処理が終了す
ると、入出力装置3から入出力制御装置10に対゛して
終了通知を送り、更にこの終了通知を入出力制御架[1
0がパスインターフェース9を介してCPUIへ知らせ
る。このように、ツマスインターフエース9は、入出力
操作要求の受信と入出力制御架&10への通知受信情報
の保持、メモリ間のデータ転送、入出力制御装置10か
らCPUIへの通知等を行なっている。
4全通し′Cパスインターフェース9に入出力操作要求
を出す。この入出力操作要求はパスインターフェースi
tよって一度受は取られ、パスインターフェース9は入
出力操作要求があったことを入出力制御&[10へ、通
常、割り込みとして知らせろ。更に、パスインターフェ
ース9Vi入出力制御装汁−二10からの要求によυC
CBの先頭アドレス等のデータを副メモリ8へ送る。入
出力131j御装餘10は副メモリ8からデータを読み
出し、処理を開始する。入出力制御架fN710は、処
理の途中でデータ転送の必要を生じた時は、パスインタ
ーフェース9を介して主メモリ2とr’Jメモリ8との
間でデータ転送を行なう。入出力動作そのものは入出力
装置3で行なうため、入出力制御装置io!ri入出力
装置3に対して入出力操作要求を出す。この時、入出力
制御装置10は必要に応じて副メモリ8に入出力装置3
のためのσmを用意する。入出力装置3で処理が終了す
ると、入出力装置3から入出力制御装置10に対゛して
終了通知を送り、更にこの終了通知を入出力制御架[1
0がパスインターフェース9を介してCPUIへ知らせ
る。このように、ツマスインターフエース9は、入出力
操作要求の受信と入出力制御架&10への通知受信情報
の保持、メモリ間のデータ転送、入出力制御装置10か
らCPUIへの通知等を行なっている。
上記第3図で示したシステムで用いられる従来のツマス
インターフエース9によレバ、CPU1カラ出された入
出力操作要求は全てdスインターフエース9f:介して
直ちに入出力制御装置10に知らされるため、入出力操
作要求が出されるたびにツマスインターフエース9から
入出力制御装置10へ7;1υ込みが発生する。このた
め、入出力制御架v110は七のWlり込み処理のみで
いっばいとなり、入出力抜ut3のサポート、エラー処
理等の他の処理が全く行なえなくなるか、成るいは処理
性能が著しく低下し、入出力制御装置10の効率が悪化
するという欠点があった。
インターフエース9によレバ、CPU1カラ出された入
出力操作要求は全てdスインターフエース9f:介して
直ちに入出力制御装置10に知らされるため、入出力操
作要求が出されるたびにツマスインターフエース9から
入出力制御装置10へ7;1υ込みが発生する。このた
め、入出力制御架v110は七のWlり込み処理のみで
いっばいとなり、入出力抜ut3のサポート、エラー処
理等の他の処理が全く行なえなくなるか、成るいは処理
性能が著しく低下し、入出力制御装置10の効率が悪化
するという欠点があった。
本発明の目的は、上記の欠点に麺み、入出力制御装置の
処理効率を向上させたパス接続インタフェイス装fRを
提供することにある。
処理効率を向上させたパス接続インタフェイス装fRを
提供することにある。
本発明は、一方のパスを介して送られてくるデータを一
時保持する記ta手段と、この記憶手段にデータが保持
されたことをチェックしこれ’t l=J込みにより他
方のノマスを介して接続される装ff17に知らせると
共に、上記装置の指示により前記記憶手段の内容を取シ
込む制御手段とから成るパス接続インタフェイス装置を
用いて、前記一方のパスと他方のパスを接続することに
より、上記目的を達成するものである。
時保持する記ta手段と、この記憶手段にデータが保持
されたことをチェックしこれ’t l=J込みにより他
方のノマスを介して接続される装ff17に知らせると
共に、上記装置の指示により前記記憶手段の内容を取シ
込む制御手段とから成るパス接続インタフェイス装置を
用いて、前記一方のパスと他方のパスを接続することに
より、上記目的を達成するものである。
以下本発明のパス接続インタフェイス装置の一実施例を
従来例と同一部には同符号をイツシて図面に従って説明
する。陀4図は本発明のパス接続インタフェイス装置を
用いた人出力制御システムの一実施例を示したブロック
図である。本実施例では、CPU側のパス4と入出力制
御装置側のパス7との間に制御回路11及びバッファメ
モtj12がら成るパス接続インタフェイス装fiZ1
01:仲介して、パス4.7を結合した構成を拌ってい
る。他の溝底は鎮3し1に示したものと同様であるため
説明シよ省略する。
従来例と同一部には同符号をイツシて図面に従って説明
する。陀4図は本発明のパス接続インタフェイス装置を
用いた人出力制御システムの一実施例を示したブロック
図である。本実施例では、CPU側のパス4と入出力制
御装置側のパス7との間に制御回路11及びバッファメ
モtj12がら成るパス接続インタフェイス装fiZ1
01:仲介して、パス4.7を結合した構成を拌ってい
る。他の溝底は鎮3し1に示したものと同様であるため
説明シよ省略する。
次に本実施例の動作について説明する。
CPU 1より送られてくる入出力操作要求信号は一部
パッファメモv12に保持感れる。制御回路11は、バ
ッファメモリ12に入出力操作要求信号が保持されたこ
とを検出し、これを割υ込みライン13分通して入出力
制御架fffllOへ知らせる。入出力制御装置¥10
は割り込みにより入出力操作要求がきたことを知り、制
御回路1工にデータ転送を指示す基。このデータ転送指
示により制御回路11#′iバツフアメモリ12に保持
された内容を、2スフ全通して、通常は、入出力制御装
置側に設けられている副メモリ8へ転送する。すると、
入出力制御装置10は副メモリ8からデータを読み出し
、処理を開始する。
パッファメモv12に保持感れる。制御回路11は、バ
ッファメモリ12に入出力操作要求信号が保持されたこ
とを検出し、これを割υ込みライン13分通して入出力
制御架fffllOへ知らせる。入出力制御装置¥10
は割り込みにより入出力操作要求がきたことを知り、制
御回路1工にデータ転送を指示す基。このデータ転送指
示により制御回路11#′iバツフアメモリ12に保持
された内容を、2スフ全通して、通常は、入出力制御装
置側に設けられている副メモリ8へ転送する。すると、
入出力制御装置10は副メモリ8からデータを読み出し
、処理を開始する。
ところで、入出力制御架ff1lOが他の処理で直ちに
応答ができない時に、再びCPU 1より別の入出力操
作要求信号が出された場合は、これらの入出力操作要求
信号はノマッファメモリ12に順次保持される。このノ
マツファメモリ12の空き状況はバッファの状況を示す
信号線14全通して制御回路11によりC)’U 1−
報知されるが、制御回路11け新らたな’f’jJり込
み等を入出力制御架M10へ送らない。その後、入出力
制御装置10の他の処理が終わると、制(,11回路1
1は入出力制御装置10の指示によりバッファメモリ1
2に保持された内容を一括して副メモリ8へ転送する。
応答ができない時に、再びCPU 1より別の入出力操
作要求信号が出された場合は、これらの入出力操作要求
信号はノマッファメモリ12に順次保持される。このノ
マツファメモリ12の空き状況はバッファの状況を示す
信号線14全通して制御回路11によりC)’U 1−
報知されるが、制御回路11け新らたな’f’jJり込
み等を入出力制御架M10へ送らない。その後、入出力
制御装置10の他の処理が終わると、制(,11回路1
1は入出力制御装置10の指示によりバッファメモリ1
2に保持された内容を一括して副メモリ8へ転送する。
入出力制御装置a11は副メモリ8内のデータを順次i
i、;cみ出して処理を行なり。
i、;cみ出して処理を行なり。
本実施例によれば、CPUIから送られてくる入出力操
作要求信号を必要があれば順次ノックアメモリ12に保
持しておき、入出力制御装置100都合の良い時点で、
前記)々ラフアメモリ12の内容を一括して副メモリ8
に送り、仁の゛副メモリ8からデータを取シ出し入出力
制御装置10が処理を開始するため、CPUIからの入
出力操作要求信号が出るたびに、入出力制御装置10が
応答する必要がなく、CPU 1からの割り込み処理に
よって入出力制御装置10の処理が飽和状態となるよう
なことがなくなり、入出力制御装置i¥10本来の入出
力装置のサポート及びエラー処理等を十分行なうことが
でき、入出力制御装置10の処理効率を向上させること
ができる。
作要求信号を必要があれば順次ノックアメモリ12に保
持しておき、入出力制御装置100都合の良い時点で、
前記)々ラフアメモリ12の内容を一括して副メモリ8
に送り、仁の゛副メモリ8からデータを取シ出し入出力
制御装置10が処理を開始するため、CPUIからの入
出力操作要求信号が出るたびに、入出力制御装置10が
応答する必要がなく、CPU 1からの割り込み処理に
よって入出力制御装置10の処理が飽和状態となるよう
なことがなくなり、入出力制御装置i¥10本来の入出
力装置のサポート及びエラー処理等を十分行なうことが
でき、入出力制御装置10の処理効率を向上させること
ができる。
なお、上記実施例でI/′1cPU1と入出力制御装置
10間のデータ処理について説明したが、本発明は、C
PUと通イd制御装置、成るいは入出力マルチゾレクサ
成るいはこれらと同等の機能を持ったものとの間におけ
るデータ転送にも適用することができる。又、同様にC
PUとCPIJ、入出力制御装置と入出力制御装置間の
データ転送にも本発明を適用することができる。
10間のデータ処理について説明したが、本発明は、C
PUと通イd制御装置、成るいは入出力マルチゾレクサ
成るいはこれらと同等の機能を持ったものとの間におけ
るデータ転送にも適用することができる。又、同様にC
PUとCPIJ、入出力制御装置と入出力制御装置間の
データ転送にも本発明を適用することができる。
以上記述したμI?<本発明のノマス接続インタフェイ
ス装置りによれば、一方の/?ス側のCPUから送られ
てくる入出力操作要求信号を一部パツファメモリに保持
しておき、他方の・ぞス側の入出力制御装置の都合がよ
い時点で、前記dラフアメモリからの内容を入出力制御
装f′Oj、側に送って処理を開始きせる構成を抹るこ
とによシ、入出力側もi1装raの処理効率を向上させ
る効果がある。
ス装置りによれば、一方の/?ス側のCPUから送られ
てくる入出力操作要求信号を一部パツファメモリに保持
しておき、他方の・ぞス側の入出力制御装置の都合がよ
い時点で、前記dラフアメモリからの内容を入出力制御
装f′Oj、側に送って処理を開始きせる構成を抹るこ
とによシ、入出力側もi1装raの処理効率を向上させ
る効果がある。
第1図は従来の入出力fli!l (illシステムの
一例を示したブロック図、第2図は従来の入出力制御シ
ステムの他の例を示したブロック図% 14TJ3図は
従来の人出力ft1fl 141システムの更に他の例
を示したブロックは1、第4図は本発明のパス接続イン
タフェイス装(dを適用した入出力制御システムの一実
施例を示したブロック図である。 1・・・中央処理共U(CPIJ) 2.12・・・主
メモリ3・・・入出力袋ロ 4,7・・・パス 8・−
・副メモリ10・・・入出力制御装置 11・・・制御
回路100・・・パス接続インタフェイス装置第2図 第3図 第4図
一例を示したブロック図、第2図は従来の入出力制御シ
ステムの他の例を示したブロック図% 14TJ3図は
従来の人出力ft1fl 141システムの更に他の例
を示したブロックは1、第4図は本発明のパス接続イン
タフェイス装(dを適用した入出力制御システムの一実
施例を示したブロック図である。 1・・・中央処理共U(CPIJ) 2.12・・・主
メモリ3・・・入出力袋ロ 4,7・・・パス 8・−
・副メモリ10・・・入出力制御装置 11・・・制御
回路100・・・パス接続インタフェイス装置第2図 第3図 第4図
Claims (1)
- 一方のパスを介して送られてくるデータを一時保持する
記憶手段と、この記憶手段にデータが保持されたことを
チェックし、これを割込みにょシ他方のノ々スを介して
接シーコされる装置に知らせると共に、上記装置の指示
により前記記憶手段の内容をJ11!り込むfiilJ
御手段とから成る仁とを特徴とするパス接続インタフェ
イス装ν。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58219508A JPS60112166A (ja) | 1983-11-24 | 1983-11-24 | バス接続インタフェイス装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58219508A JPS60112166A (ja) | 1983-11-24 | 1983-11-24 | バス接続インタフェイス装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60112166A true JPS60112166A (ja) | 1985-06-18 |
Family
ID=16736553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58219508A Pending JPS60112166A (ja) | 1983-11-24 | 1983-11-24 | バス接続インタフェイス装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60112166A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6590991B1 (en) | 1998-07-06 | 2003-07-08 | Sanyo Electric Co., Ltd. | Sound-vibration generator |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57111733A (en) * | 1980-12-29 | 1982-07-12 | Panafacom Ltd | Bus conversion system |
JPS58168129A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | バス結合方式 |
-
1983
- 1983-11-24 JP JP58219508A patent/JPS60112166A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57111733A (en) * | 1980-12-29 | 1982-07-12 | Panafacom Ltd | Bus conversion system |
JPS58168129A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | バス結合方式 |
Cited By (1)
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US6590991B1 (en) | 1998-07-06 | 2003-07-08 | Sanyo Electric Co., Ltd. | Sound-vibration generator |
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