JP4355531B2 - データ転送制御装置およびデータ転送制御システム - Google Patents

Description

この発明は、ホスト装置およびその周辺装置間におけるデータ転送を制御するデータ転送制御装置およびデータ転送制御システムに関する。

従来から使用されているデータ転送方式の１つとして直接制御方式がある。この直接制御方式は、プログラムに従ってＣＰＵが入出力装置を直接制御する方式であるため、入出力中においてＣＰＵは他のタスクを実行することができなくなり、ＣＰＵの使用効率が良くないという不都合があった。また、直接制御方式では、データ転送速度が低速であるという不都合もあった。

そこで、ＰＣＩバスやカードバスを含む一部のバスにおいては、バスマスタ転送をすることにより、ＣＰＵの負荷を軽減するとともにデータ転送の高速化を図ることが可能である。ここで、バスマスタ転送とは、バス上でバスマスタ（イニシエータ）として動作するマスタデバイスが、ＣＰＵとは独立してバスアクセスを行い、ＣＰＵを介さずに直接メインメモリ等にデータ転送を行うことである（例えば、特許文献１参照。）。
特開平１０−４９４７９号公報

しかしながら、バスマスタ転送を行う際には、マスタデバイスとアクセス先のデバイスとの間に、バスマスタ転送に対応していないバスを配置することができないという制限がある。このため、例えば、マザーボードに実装されるインタフェース部の構造上の制限等を理由にバスマスタ転送のアクセス先となるホスト装置のメインメモリとマスタデバイスとの間に複数のブリッジを介在させたことによって、マスタデバイスとアクセス先との間にバスマスタ転送に対応していないバスが配置されている場合には、適正にバスマスタ転送を行うことができなかった。

例えば、ＡＴＡ−ＰＣＩブリッジを挟んで両側にＡＴＡバスとＰＣＩバスとを配置し、ＰＣＩバスに接続されたＰＣＩデバイスからＡＴＡバスに接続されたホスト装置に対してバスマスタ転送を行う場合、ＰＣＩバスにおいてＰＣＩデバイスがマスタでＡＴＡ−ＰＣＩブリッジがターゲットの関係になる必要があり、ＡＴＡバスにおいてはＡＴＡ−ＰＣＩブリッジがマスタでホスト装置がターゲットになる必要がある。ところが、ＡＴＡバスはバスマスタ転送に対応しておらず、マスタデバイスとターゲットデバイスの関係が固定されているため、ＡＴＡ−ＰＣＩブリッジがＡＴＡバス上で任意にマスタデバイスになることができなかった。このため、このバスマスタ転送は、ＰＣＩデバイスとホスト装置との間にバスマスタ転送に対応しないバスが配置されていることが原因で適正に実行することができなかった。

この発明の目的は、バスマスタ転送のアクセス先とマスタデバイスとの間にバスマスタ転送に対応していないバスが配置される場合にでも、バスマスタ転送を適正に実行させるデータ転送制御装置およびデータ転送制御システムを提供することである。

この発明は以下の構成を備えている。

（１）接続されるデバイスのそれぞれがマスタデバイスになり得る第１のバス、およびマスタデバイスとなり得るデバイスが固定されている第２のバスに接続されるインタフェース部と、
前記インタフェース部を介して前記第１のバスおよび前記第２のバスのそれぞれに接続されたデータ保持手段と、
前記データ保持手段を、前記第１のバス上のマスタデバイスに、前記第２のバス側に配置されバスマスタ転送のアクセス先となるデバイスの記憶領域として認識させるエミュレート手段と、
前記マスタデバイスから前記データ保持手段へのバスマスタ転送がされたことを前記デバイスに通知する通知手段と、
を備えたことを特徴とする。

この構成においては、エミュレート手段によって、第１のバス上のマスタデバイスがデータ保持手段をバスマスタ転送の転送先であると認識して、バスマスタ転送が必要なときにはマスタデバイスがデータ保持手段へバスマスタ転送を行い、かつ、第１のバス上のマスタデバイスがデータ保持手段に対してバスマスタ転送を行ったことが通知手段によってバスマスタ転送のアクセス先のデバイスに通知される。

（２）前記通知手段は、前記バスマスタ転送が完了した時に前記第１のバスを介して入力される割り込み信号を検出するとともに、前記第２のバスに適合するように前記割り込み信号を変換して前記割り込み信号を前記デバイスに対して出力することを特徴とする。

この構成においては、バスマスタ転送完了時に第１のバス上のマスタデバイスから出力される割り込み信号が第２のバスに適合するように変換され、変換後の割り込み信号がバスマスタ転送のアクセス先となるデバイスに対して出力される。

（３）前記第１のバスはＰＣＩバスであり、前記第２のバスはＡＴＡバスであることを特徴とする。

この構成においては、データ転送制御装置がＰＣＩバスとＡＴＡバスとの間に介在するブリッジとして使用される。

（４）接続されるデバイスのそれぞれがマスタデバイスになり得る第１のバス、およびマスタデバイスとなり得るデバイスが固定されている第２のバスに接続されるインタフェース部と、前記インタフェース部を介して前記第１のバスおよび前記第２のバスのそれぞれに接続されたデータ保持手段と、前記データ保持手段を、前記第１のバス上のマスタデバイスに、前記第２のバス側に配置されバスマスタ転送のアクセス先となるホスト装置のメインメモリとして認識させるエミュレート手段と、前記マスタデバイスから前記データ保持手段へのバスマスタ転送がされたこと前記ホスト装置に通知する通知手段と、を備えたデータ転送制御装置と、
前記第１のバスに接続されたマスタデバイスと、
前記第２のバス側に接続されたホスト装置と、を含み、
前記マスタデバイスが前記データ保持手段に対するバスマスタ転送を終了した後に、前記データ保持手段に保持されているデータを前記ホスト装置が前記メインメモリに書き込むことを特徴とする。

この構成においては、第１のバス上のマスタデバイスからデータ保持手段へのバスマスタ転送がされると、バスマスタ転送があったことが通知手段によりホスト装置に通知され、その通知を受けてホスト装置がデータ保持手段にアクセスし、データ保持手段に保持されているデータを取得する。

本発明によれば、以下の効果を奏することができる。

（１）バスマスタ転送のアクセス先のデバイス側からデータ保持手段にアクセスさせて、データ保持手段が保持しているデータをアクセス先のデバイスのメインメモリ等に転送させることにより、バスマスタ転送のアクセス先のデバイスのメインメモリ等にマスタデバイスから直接アクセスできない場合でも、データ保持手段を介することにより、マスタデバイスからアクセス先へのバスマスタ転送を実行することが可能になる。

（２）マスタデバイスからのバスマスタ転送があったことを簡易な構成でホスト装置に通知することが可能になるとともに、マスタデバイスが割り込み信号を出力してからホスト装置がこの割り込み信号を検出するまでの間のタイムラグが大きくなることを防止できる。

（３）バスマスタ転送に対応していないＡＴＡバスにＰＣＩデバイスを接続する場合でも、ＰＣＩデバイスからのバスマスタ転送を適正に実行することが可能になる。また、ＰＣＩスロットが不足しているような場合に、使用していないＩＤＥコネクタを介してＰＣＩデバイスを接続することが可能になる。さらに、ＵＳＢ２．０等の他のインタフェースとＡＴＡとを繋ぐ汎用のブリッジを併せて用いることにより、ＵＳＢ２．０等の他のインタフェースとＰＣＩとを繋ぐブリッジを簡易に構築することが可能になる。

（４）バスの規格により、ホスト装置のメインメモリにマスタデバイスから直接アクセスできない場合でも、データ保持手段を介することにより、マスタデバイスからホスト装置のメインメモリにバスマスタ転送されるべきデータを、遅滞なくメインメモリに転送することが可能になる。

よって、バスマスタ転送のアクセス先とマスタデバイスとの間にバスマスタ転送に対応していないバスが配置される場合にでも、バスマスタ転送を適正に実行させるデータ転送制御装置およびデータ転送制御システムを提供することができる。

以下、図を用いて本発明のデータ転送制御装置およびデータ転送制御システムの実施形態を説明する。

図１は、本発明の第１の実施形態におけるデータ転送制御システムの構成を示している。同図に示すように、本実施形態におけるデータ転送制御システムは、データ転送制御装置１、ホスト装置１００、およびＰＣＩデバイス２００を備えている。

ホスト装置１００は、ＡＴＡバスを介してデータ転送制御装置１に接続されており、内部にメインメモリ１０１を備えている。本実施形態では、メインメモリ１０１が、ＰＣＩデバイス２００によるバスマスタ転送のアクセス先となる。

一方、ＰＣＩデバイス２００は、ＰＣＩバスを介してデータ転送制御装置１に接続されている。本実施形態では、ＰＣＩデバイス２００として、インタネット接続に用いる無線ＬＡＮ装置、計測したデータをホスト装置側に高速転送する計測用装置、または画像の取り込みを行うキャプチャ装置等、ホスト装置側にバスマスタ転送を行う装置が使用される。ただし、本発明のデータ転送制御装置１を、バスマスタ転送を行わないＰＣＩデバイスを接続する際に用いても良い。

ＡＴＡバスは、マスタデバイスおよびターゲットデバイスの関係が固定されており、ＡＴＡバス上でマスタデバイス（バスマスタまたはイニシエータとも言う。）となり得るデバイスが固定されている。一方、ＰＣＩバスは、マスタデバイスおよびターゲットデバイスがデータ転送のサイクル毎に可変であり、ＰＣＩバス上では、接続されるデバイスのそれぞれがマスタデバイスになり得る。本実施形態では、ＡＴＡバスが本発明の第２のバスを構成し、ＰＣＩバスが本発明の第１のバスを構成する。ただし、本発明の第１のバスおよび第２のバスの組み合わせは本実施形態に限定されるものではなく、例えば、第１のバスをカードバス等によって構成しても良い。

データ転送制御装置１は、ＡＴＡ−ＰＣＩ間におけるブリッジ装置として機能するものであり、ホスト装置１００とＰＣＩデバイス２００との間のデータ転送を制御する装置である。

図２は、本発明のデータ転送制御装置１の機能の概略を示すブロック図である。同図を用いて、本実施形態におけるデータ転送制御装置１およびデータ転送制御システムの概略を簡潔に説明する。

同図に示すように、データ転送制御装置１は、エミュレート手段、通知手段、Ｉ／Ｆ部、およびデータ保持手段を備えている。データ保持手段は、入力されるデータを一次的に保持するバッファである。エミュレート手段は、データ保持手段をＰＣＩのアドレス空間上にマッピングし、データ保持手段が、あたかも、ホスト装置１００のメインメモリ１０１であるかのようにＰＣＩデバイス２００に見せかける。つまり、エミュレート手段によって、ＰＣＩデバイス２００は、メインメモリ１０１に対してバスマスタ転送するべきデータをデータ保持手段にバスマスタ転送するようになる。

そして、ＰＣＩデバイス２００がデータ保持手段に対してバスマスタ転送を行ったことを通知手段が検出する。さらに、通知手段は、ＰＣＩデバイス２００がデータ保持手段に対するバスマスタ転送を行ったことをホスト装置１００に通知する。

一方で、ホスト装置１００側では、データ転送制御装置１における通知手段からの通知を受けた後に、メインメモリ１０１に書かれるべきデータがデータ保持手段に存在することを認識し、データ保持手段の保持するデータをメインメモリ１０１に転送させる。以上がデータ転送制御装置１の特徴的な機能であるが、以下、図２に示す機能を実現するための構成について簡潔に説明する。

図３は、データ転送制御装置１の構成を示している。同図に示すように、データ転送制御装置１は、Ｉ／Ｆ部８（８Ａ、８Ｂ）、ＡＴＡレジスタ（２、１２）、ＡＴＡコマンド生成部（３、１３）、ＡＴＡコントローラ（５、１５）、バッファ４、ＲＡＭ１４、ＰＣＩコントローラ６、ＰＣＩコマンド生成部７、およびＲＡＭコントローラ１６を備えている。

Ｉ／Ｆ部８（８Ａ、８Ｂ）は、データ転送制御装置とバスとの接続に用いられる。ここでは、Ｉ／Ｆ部８ＡがＡＴＡバス側に配置され、Ｉ／Ｆ部８ＢがＰＣＩバス側に配置される。ＡＴＡレジスタ（２、１２）は、ＡＴＡ規格に準拠してアドレスの割り当てがされた複数のレジスタで構成されており、ホスト装置１００によるＰＣＩデバイス２００の制御およびＰＣＩデバイス２００に対するデータ・コマンド・ステータスを転送は、ＡＴＡレジスタ（２、１２）を通して行われる。また、ＡＴＡレジスタ２における空き領域には、ＰＣＩデバイス２００を適正に制御するためのＰＣＩレジスタの内容が書き込まれている。

ＡＴＡコマンド生成部（３、１３）は、ＡＴＡレジスタ（２、１２）の内容に基づいて転送すべきデータ・コマンド・ステータスを生成する。ＡＴＡコントローラ（５、１５）は、ＡＴＡコマンド生成部（３、１３）から供給されるコマンドに基づいた手順でデータの転送を制御する。バッファ４は、ホスト装置１００からＰＣＩデバイス２００に転送されるデータ・コマンド・ステータスを一時的に保持する。

ＰＣＩコマンド生成部７は、ＰＣＩ用アドレス生成部やＰＣＩ用パリティ生成部を備えており、ＰＣＩバスに適合した手順で、アドレス・データ・パリティ信号を出力する。ＰＣＩコントローラ６は、ＰＣＩデバイス２００のバスマスタ要求を許可するＰＣＩバスアービタ、最大リトライ回数を制限するリトライタイマ、およびバースト転送を行う時間を制限するＰＣＩバーストタイマ等を内蔵しており、ＰＣＩバス側におけるデータ転送を統括的に制御する。

ＲＡＭコントローラ１６は、ＰＣＩデバイス２００がマスタデバイスとなり、ＲＡＭ１４に対して実行されるバスマスタ転送を制御する。すなわち、データ転送制御装置１がバスマスタ転送のターゲットデバイスとなる場合の動作を統括的に制御する。ここでは、ＲＡＭコントローラ１６が、本発明のエミュレート手段を構成する。

ＲＡＭ１４は、ＰＣＩデバイス２００からバスマスタ転送されるデータを格納するための不揮発性メモリである。また、ＲＡＭ１４は、デュアルポートＲＡＭとして動作するものであり、ＡＴＡバス側およびＰＣＩバス側の双方から任意のアドレスに対してアクセス可能となっている。なお、本実施形態では、ＲＡＭ１４が本発明のデータ保持手段を構成する。ただし、データ保持手段の構成としては、ＲＡＭの代わりにＦＩＦＯやレジスタ等を用いてデータ保持手段を構成することもできる。なお、本実施形態ではＲＡＭ１４の記憶容量が３２キロバイトであるが、ＲＡＭ１４の容量はデータ転送制御装置１の使用状況に応じて、適宜増減することが可能である。

また、上述のデータ転送制御装置１の構成要素のうち、Ｉ／Ｆ部８、ＡＴＡレジスタ２、ＡＴＡコマンド生成部３、ＡＴＡコントローラ５、バッファ４、ＰＣＩコントローラ６、およびＰＣＩコマンド生成部７によってユニット１Ａが構成され、Ｉ／Ｆ部８Ａ、ＡＴＡレジスタ１２、ＡＴＡコマンド生成部１３、ＡＴＡコントローラ１５、およびＲＡＭ１４によってユニット１Ｂが構成され、Ｉ／Ｆ部８Ｂ、ＲＡＭコントローラ１６、およびＲＡＭ１４によってユニット１Ｃが構成される。

各ユニット１（１Ａ〜１Ｃ）は、それぞれ異なった機能を果たすものであり、ユニット１Ａは、ホスト装置１００からＰＣＩデバイス２００に対するリード／ライトを制御し、ユニット１Ｂは、ＲＡＭ１４からホスト装置１００のメインメモリ１０１へのデータの転送を制御し、ユニット１Ｃは、ＰＣＩデバイス２００のバスマスタ転送を制御する。

図４は、本実施形態のデータ転送制御システムのバスマスタ転送時の処理手順を示すフローチャートである。同図に示すように、バスマスタ転送が行われる前には、ホスト装置１００がＰＣＩデバイス２００に対しバスマスタ転送を要求する（Ｓ１）。ホスト装置１００からバスマスタ転送の要求がされると、バスマスタ転送の実行が可能な状態になる。

次に、メインメモリ１０１に転送すべきデータについて、ＰＣＩデバイス２００がＲＡＭ１４に対してバスマスタ転送を実行する（Ｓ２）。Ｓ２におけるバスマスタ転送処理が終了すると、ＰＣＩデバイス２００が、データ転送制御装置１側に割り込み信号（ＩＮＴＡ＃）を出力する（Ｓ３）。

ＰＣＩデバイス２００から出力された割り込み信号（ＩＮＴＡ＃）は、データ転送制御装置１におけるＰＣＩコントローラ６に入力される。ＰＣＩコントローラ６は、割り込み信号（ＩＮＴＡ＃）の入力がされたときに、ＡＴＡコントローラ５にその旨を通知して、ホスト装置１００に対する割り込み信号（ＩＮＴＲＱ）をＡＴＡコントローラ５に出力させる（Ｓ４）。なお、本実施形態では、ＰＣＩコントローラ６およびＡＴＡコントローラ５が本発明の通知手段を構成し、Ｓ４の工程が本発明の通知手段の動作に相当する。また、ここでは、ＰＣＩコントローラ６によってＩＮＴＡ＃が検出されているが、ＩＮＴＡ＃に代えてＩＮＴＢ＃，ＩＮＴＣ＃，またはＩＮＴＤ＃のいずれかをＰＣＩコントローラ６に検出させても良い。

その後、ホスト装置１００が、データ転送制御装置１からの割り込み信号（ＩＮＴＲＱ）を検出する（Ｓ５）。さらに、ホスト装置１００は、割り込み要因をチェックする（Ｓ６）。Ｓ５の工程において、ホスト装置１００は、割り込み信号（ＩＮＴＲＱ）の出力源がＡＴＡコントローラ（５、１５）またはＰＣＩデバイス２００のいずれであるのかを確認する。本実施形態では、ホスト装置１００は、ＡＴＡレジスタ２に実装されたＰＩＭ（ＰＣＩ−ＩＮＴ信号モニタ）の内容からＰＣＩバスのＩＮＴ信号の状態を確認して、割り込み信号（ＩＮＴＲＱ）がＰＣＩデバイス２００が出力した割り込み信号（ＩＮＴＡ＃）に起因するものであるか否かを判断する。

Ｓ６の処理に基づき、ホスト装置は割り込み信号（ＩＮＴＲＱ）の要因がＰＣＩデバイスのバスマスタ転送に起因するものであるか否かを判断する（Ｓ７）。Ｓ７の判断工程において、割り込み要因がＰＣＩデバイスのバスマスタ転送によるものである場合には、ホスト装置１００は、ＲＡＭ１４に保持されているデータをメインメモリ１０１に転送する（Ｓ８）。Ｓ８の転送処理が完了するとホスト装置は、再度ＰＣＩデバイス２００に対してバスマスタ転送を要求し、次のバスマスタ転送が行える状態を形成する。

上述の実施形態によれば、ホスト装置１００とＰＣＩデバイス２００との間に、バスマスタ転送に対応しないＡＴＡバスが配置されている場合でも、ＰＣＩデバイス２００からホスト装置１００のメインメモリ１０１に対するバスマスタ転送を実現することが可能になる。なお、本実施形態では、バスマスタ転送のアクセス先となるデバイスがホスト装置であるが、バスマスタ転送のアクセス先となるデバイスがホスト装置ではなく他のターゲットデバイスである場合にも、本発明を適正に実施することが可能である。

また、Ｓ４〜Ｓ７の処理に代えて、ホスト装置１００側から所定時間毎にデータ転送制御装置１に対してポーリングを行い、データ転送制御装置１のＲＡＭ１４にメインメモリ１０１に転送すべきデータがある場合に、ホスト装置１００がこのデータをメインメモリ１０１に転送するようにすることもできる。この場合、データ転送制御装置１側で、ＲＡＭ１４からメインメモリ１０１に対するデータ転送を行うべきか否かを示すフラグをたてるようにすればよく、ここでは、データ転送制御装置１側においてフラグを立てる動作が本発明の通知手段の動作に相当する。

図５は、第２の実施形態におけるデータ転送制御システムの構成を示している。第２の実施形態におけるデータ転送制御装置およびデータ転送制御システムの基本構成は、第１の実施形態におけるデータ転送制御装置およびデータ転送制御システムとほぼ同じである。ただし、この実施形態では、データ転送制御装置１とホスト装置１００との間に、ＵＳＢ２．０−ＡＴＡブリッジ３００を新たに配置している。

ＵＳＢ２．０−ＡＴＡブリッジ３００とデータ転送制御装置１とはＡＴＡバスを介して接続され、ＵＳＢ２．０−ＡＴＡブリッジ３００とホスト装置１００とはＵＳＢ２．０を介して接続されている。

このように、本実施形態ではデータ転送制御装置１によってＰＣＩ−ＡＴＡのインタフェース変換を適正に実行しているため、ＡＴＡインタフェースとＵＳＢ２．０インタフェースとの変換を行うブリッジをさらに用いることにより、ＰＣＩデバイス２００をＵＳＢ２．０を介してパソコン等のホスト装置に接続することが可能になる。このとき、ＡＴＡインタフェースをＵＳＢ２．０等の他のインタフェースに変換するためのブリッジは、比較的安価に入手可能であるため、本発明のデータ転送制御装置１を用いることにより、ＰＣＩデバイス２００とＵＳＢ２．０等の他のインタフェースとの変換の低コスト化を図ることが可能になる。

第１の実施形態におけるデータ転送制御システムの構成を示す図である。 本発明のデータ転送制御装置の機能の概略を示すブロック図である。 本発明のデータ転送制御装置の構成を示すブロック図である。 本発明のデータ転送制御システムの動作手順を示すフローチャートである。 第２の実施形態におけるデータ転送制御システムの構成を示す図である。

符号の説明

１−データ転送制御装置
２，１２−ＡＴＡレジスタ
４−バッファ
５，１５−ＡＴＡコントローラ
６−ＰＣＩコントローラ
１６−ＲＡＭコントローラ
１４−ＲＡＭ
１０１−メインメモリ
２００−ＰＣＩデバイス

Claims (4)

1. 接続されるデバイスのそれぞれがマスタデバイスになり得る第１のバス、およびバス上におけるマスタデバイスとターゲットデバイスとの関係が固定されている第２のバスに接続されるインタフェース部と、
   前記インタフェース部を介して前記第１のバスおよび前記第２のバスのそれぞれに接続されたデータ保持手段と、
   前記データ保持手段を、前記第１のバス上のマスタデバイスに、前記第２のバス側に配置されバスマスタ転送のアクセス先となるデバイスの記憶領域として認識させるエミュレート手段と、
   前記マスタデバイスから前記データ保持手段へのバスマスタ転送がされたことを前記バスマスタ転送のアクセス先となるデバイスに通知する通知手段と、
   を備えたことを特徴とするデータ転送制御装置。
2. 前記通知手段は、前記バスマスタ転送が完了した時に前記第１のバスを介して入力される割り込み信号を検出するとともに、前記第２のバスに適合するように前記割り込み信号を変換して前記割り込み信号を前記デバイスに対して出力することを特徴とする請求項１に記載のデータ転送制御装置。
3. 前記第１のバスはＰＣＩバスであり、前記第２のバスはＡＴＡバスであることを特徴とする請求項１に記載のデータ転送処理装置。
4. 接続されるデバイスのそれぞれがマスタデバイスになり得る第１のバス、およびバス上におけるマスタデバイスとターゲットデバイスとの関係が固定されている第２のバスに接続されるインタフェース部と、前記インタフェース部を介して前記第１のバスおよび前記第２のバスのそれぞれに接続されたデータ保持手段と、前記データ保持手段を、前記第１のバス上のマスタデバイスに、前記第２のバス側に配置されバスマスタ転送のアクセス先となるホスト装置のメインメモリとして認識させるエミュレート手段と、前記マスタデバイスから前記データ保持手段へのバスマスタ転送がされたことを前記ホスト装置に通知する通知手段と、を備えたデータ転送制御装置と、
   前記第１のバスに接続されたマスタデバイスと、
   前記第２のバス側に接続されたホスト装置と、を含み、
   前記マスタデバイスが前記データ保持手段に対するバスマスタ転送を終了した後に、前記データ保持手段に保持されているデータを前記ホスト装置が前記メインメモリに書き込むことを特徴とするデータ転送制御システム。

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