JPH1091589A - プロセッサ間同期制御装置 - Google Patents
プロセッサ間同期制御装置Info
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- JPH1091589A JPH1091589A JP8241798A JP24179896A JPH1091589A JP H1091589 A JPH1091589 A JP H1091589A JP 8241798 A JP8241798 A JP 8241798A JP 24179896 A JP24179896 A JP 24179896A JP H1091589 A JPH1091589 A JP H1091589A
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- synchronization control
- processor
- network
- stage network
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Abstract
(57)【要約】
【課題】 各演算プロセッサ間の共有データの受け渡し
のための順序保証制御負担軽減。 【解決手段】 ファーストステージネットワーク１１0
〜１１n-1 ，通過判定部１３0 〜１３n-1 ，カウンタ１
４0 〜１４n-1 及び順序保証制御部１５0 〜１５
n-1 は、演算プロセッサと１：１対応に、またセカンド
ステージネットワーク１２0 〜１２m は主記憶装置の独
立して動作可能なモジュール又は同期制御レジスタ装置
と１：１対応に設けられる。通過判定部１３0 等は主記
憶装置へのストアリクエストとロードリクエストを監視
し、カウンタ１４0 等は１値インクリメント又は１値デ
クメントする。順序保証制御部１５0 等はカウンタ１４
0 等の値が１以上であれば同期アクセス命令をファース
トステージネットワーク１１0 等にホールドさせ、０な
らばセカンドステージネットワーク１２0 等に通過させ
る。
のための順序保証制御負担軽減。 【解決手段】 ファーストステージネットワーク１１0
〜１１n-1 ，通過判定部１３0 〜１３n-1 ，カウンタ１
４0 〜１４n-1 及び順序保証制御部１５0 〜１５
n-1 は、演算プロセッサと１：１対応に、またセカンド
ステージネットワーク１２0 〜１２m は主記憶装置の独
立して動作可能なモジュール又は同期制御レジスタ装置
と１：１対応に設けられる。通過判定部１３0 等は主記
憶装置へのストアリクエストとロードリクエストを監視
し、カウンタ１４0 等は１値インクリメント又は１値デ
クメントする。順序保証制御部１５0 等はカウンタ１４
0 等の値が１以上であれば同期アクセス命令をファース
トステージネットワーク１１0 等にホールドさせ、０な
らばセカンドステージネットワーク１２0 等に通過させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個の演算プロ
セッサからなる演算処理装置、主記憶装置、演算処理装
置と主記憶装置を接続する相互結合網より構成される密
結合マルチプロセッサ構成の並列計算機におけるプロセ
ッサ間同期制御装置に関する。
セッサからなる演算処理装置、主記憶装置、演算処理装
置と主記憶装置を接続する相互結合網より構成される密
結合マルチプロセッサ構成の並列計算機におけるプロセ
ッサ間同期制御装置に関する。
【０００２】
【従来の技術】従来のこの種のプロセッサ間同期制御装
置は、例えば特開平７−６２８２０号に記載されている
ように、複数個の演算プロセッサと、複数個のモジュー
ルにインターリープされたメモリ、プロセッサとメモリ
を接続する相互結合網、並びにプロセッサ間の同期制御
に用いる同期制御用レジスタより構成され、プロセッサ
間の共有データの転送はメモリを介して行なわれる。同
期制御用レジスタは、正しく共有データの受渡しを行う
ために用いられる。尚、主記憶装置内のある記憶領域を
同期制御用レジスタと見立て、主記憶アクセスに同期制
御命令を加えることにより、同期制御レジスタ装置を別
個に設けない構成例もある。
置は、例えば特開平７−６２８２０号に記載されている
ように、複数個の演算プロセッサと、複数個のモジュー
ルにインターリープされたメモリ、プロセッサとメモリ
を接続する相互結合網、並びにプロセッサ間の同期制御
に用いる同期制御用レジスタより構成され、プロセッサ
間の共有データの転送はメモリを介して行なわれる。同
期制御用レジスタは、正しく共有データの受渡しを行う
ために用いられる。尚、主記憶装置内のある記憶領域を
同期制御用レジスタと見立て、主記憶アクセスに同期制
御命令を加えることにより、同期制御レジスタ装置を別
個に設けない構成例もある。
【０００３】同期制御用レジスタを用いた共有データの
受け渡しは、次のように行われる。始めに同期制御用レ
ジスタの内容をクリア（０値）にしておく。書き込み側
プロセッサは転送を行う共有データをメモリに書き込む
と、該プロセッサは同期制御レジスタのフラグをセット
（１値）する。同期制御用レジスタ書き込み命令のこと
を同期制御アクセス命令と呼ぶ。読み込み側プロセッサ
はこの同期制御レジスタがセットされたことを確認した
後にメモリより共有データを読み出す。これにより、書
き込み側プロセッサの共有データの書き込みと、読み込
み側プロセッサの共有データの読み込みの順序性は保証
され、正しく共有データの転送を行うことができる。
受け渡しは、次のように行われる。始めに同期制御用レ
ジスタの内容をクリア（０値）にしておく。書き込み側
プロセッサは転送を行う共有データをメモリに書き込む
と、該プロセッサは同期制御レジスタのフラグをセット
（１値）する。同期制御用レジスタ書き込み命令のこと
を同期制御アクセス命令と呼ぶ。読み込み側プロセッサ
はこの同期制御レジスタがセットされたことを確認した
後にメモリより共有データを読み出す。これにより、書
き込み側プロセッサの共有データの書き込みと、読み込
み側プロセッサの共有データの読み込みの順序性は保証
され、正しく共有データの転送を行うことができる。
【０００４】このとき、相互結合網においては、共有デ
ータの書き込みと、同期制御用レジスタ書き込みの順序
性を保証しておくことが必要になる。即ち、共有データ
書き込み終了したことを確認した後に、同期制御用レジ
スタ書き込みを行う必要がある。共有データの書き込み
終了以前に同期制御レジスタのフラグをセットすれば、
当然正しいデータ転送は行われない。この共有データ書
き込みと同期制御用レジスタ書き込みの順序性保証の方
法は、いくつか考えられる。
ータの書き込みと、同期制御用レジスタ書き込みの順序
性を保証しておくことが必要になる。即ち、共有データ
書き込み終了したことを確認した後に、同期制御用レジ
スタ書き込みを行う必要がある。共有データの書き込み
終了以前に同期制御レジスタのフラグをセットすれば、
当然正しいデータ転送は行われない。この共有データ書
き込みと同期制御用レジスタ書き込みの順序性保証の方
法は、いくつか考えられる。
【０００５】まず、順序性保証を常に満足する結合網を
採用すれば簡単に順序性保証は実現できる。ここで、順
序性保証を常に満足する結合網とは、プロセッサからの
メモリアクセス要求発行の時間的な順序関係を保証し、
その順序通りにメモリに対してアクセスを行う結合網で
ある。このような結合網として、例えばバス結合があ
る。この場合、書き込み側プロセッサは共有データ書き
込み命令を発行した後に、同期制御用レジスタにフラグ
のセットを行えばよい。即ち、同期制御レジスタで保証
された書き込み命令と読み込み命令の順序性が、結合網
で保持されてメモリに対し発行されるので、正しくデー
タの転送が可能になる。
採用すれば簡単に順序性保証は実現できる。ここで、順
序性保証を常に満足する結合網とは、プロセッサからの
メモリアクセス要求発行の時間的な順序関係を保証し、
その順序通りにメモリに対してアクセスを行う結合網で
ある。このような結合網として、例えばバス結合があ
る。この場合、書き込み側プロセッサは共有データ書き
込み命令を発行した後に、同期制御用レジスタにフラグ
のセットを行えばよい。即ち、同期制御レジスタで保証
された書き込み命令と読み込み命令の順序性が、結合網
で保持されてメモリに対し発行されるので、正しくデー
タの転送が可能になる。
【０００６】しかし、プロセッサ台数が数十台以上にな
ると、順序性保証を満足する結合網を実現するには、そ
の制御が複雑になり、結合網の実効スループットを落と
す恐れがある。そこで、バッファ付き多段結合網でパケ
ット交換制御による調停制御を行う方式を採用すること
が多い。一方、この方式ではメモリアクセスの順序性保
証を満足しないため、順序性保証制御のための機能を追
加する必要がある。
ると、順序性保証を満足する結合網を実現するには、そ
の制御が複雑になり、結合網の実効スループットを落と
す恐れがある。そこで、バッファ付き多段結合網でパケ
ット交換制御による調停制御を行う方式を採用すること
が多い。一方、この方式ではメモリアクセスの順序性保
証を満足しないため、順序性保証制御のための機能を追
加する必要がある。
【０００７】
【発明が解決しようとする課題】上述した従来のプロセ
ッサ間同期制御装置では、バッファ付き相互結合網にお
いて順序性保証を満足する機能を追加した場合、常にこ
の機能を働かせていると、各主記憶アクセス毎に順序保
証制御がかかることによるオーバヘッドは相当大きくな
る。
ッサ間同期制御装置では、バッファ付き相互結合網にお
いて順序性保証を満足する機能を追加した場合、常にこ
の機能を働かせていると、各主記憶アクセス毎に順序保
証制御がかかることによるオーバヘッドは相当大きくな
る。
【０００８】このため、必要なタイミングのみ順序保証
制御を行うＷｅａｋ ｏｒｄｅｒｉｎｇ と称せられる
方式が提案されている。しかし、この方式では、順序保
証制御用に新規命令を既存の命令セットに加えることは
ハードウェア的にもソフトウェア的にも負担が大きくな
るという問題点がある。
制御を行うＷｅａｋ ｏｒｄｅｒｉｎｇ と称せられる
方式が提案されている。しかし、この方式では、順序保
証制御用に新規命令を既存の命令セットに加えることは
ハードウェア的にもソフトウェア的にも負担が大きくな
るという問題点がある。
【０００９】
【課題を解決するための手段】本発明の装置は、複数の
演算プロセッサ，複数個の独立に動作可能なモジュール
構成の主記憶装置，同期制御用レジスタ及びこれらを接
続する相互結合網から成る密結合マルチプロセッサ構成
の並列計算機におけるプロセッサ間同期制御装置におい
て、前記同期制御用レジスタを使用した前記各演算プロ
セッサ間の共有データの受け渡しのための同期制御アク
セス命令に対してのみ、主記憶アクセスの順序保証のた
めの同期制御処理を行う手段を前記相互結合網に設けた
ことを特徴とする。
演算プロセッサ，複数個の独立に動作可能なモジュール
構成の主記憶装置，同期制御用レジスタ及びこれらを接
続する相互結合網から成る密結合マルチプロセッサ構成
の並列計算機におけるプロセッサ間同期制御装置におい
て、前記同期制御用レジスタを使用した前記各演算プロ
セッサ間の共有データの受け渡しのための同期制御アク
セス命令に対してのみ、主記憶アクセスの順序保証のた
めの同期制御処理を行う手段を前記相互結合網に設けた
ことを特徴とする。
【００１０】
【発明の実施の形態】次に、本願発明の実施例を図を用
いて説明する。
いて説明する。
【００１１】図４は、本発明が適用される並列計算機の
構成例を示している。４０0 、４０1 …４０n-1 はそれ
ぞれ演算プロセッサ、４２は主記憶装置、４３は同期制
御レジスタ装置、４１は演算プロセッサ４０0 等、同期
制御レジスタ装置４３、主記憶装置４２を結合する相互
結合網を示す。主記憶装置４２はさらに、４２0 、４２
1 …４２m-1 で示すｍ個のバンクに分割しており、各バ
ンクは独立にアクセス動作可能である。
構成例を示している。４０0 、４０1 …４０n-1 はそれ
ぞれ演算プロセッサ、４２は主記憶装置、４３は同期制
御レジスタ装置、４１は演算プロセッサ４０0 等、同期
制御レジスタ装置４３、主記憶装置４２を結合する相互
結合網を示す。主記憶装置４２はさらに、４２0 、４２
1 …４２m-1 で示すｍ個のバンクに分割しており、各バ
ンクは独立にアクセス動作可能である。
【００１２】各演算プロセッサ４０0 〜４０n-1 は相互
結合網４１に対し１ポートのアクセスポートを持ち、ま
た、同期制御レジスタ装置４３も相互結合網４１に対し
１ポートのアクセスポートを持つ。相互結合網４１は各
演算プロセッサ４０0 等に対し合計ｎポート、同期制御
レジスタ装置４３に対して１ポート、主記憶装置４２に
対してｍポートのアクセスパスを持っている。アクセス
ポートと一方のアクセスポート間にはアクセスパスが張
られ、このパス上をアクセスリクエストが流れる。演算
プロセッサ４０0 等と相互結合網４１間のアクセスパス
は、データパスとシンク通知パスより構成される。デー
タパスは演算プロセッサ４０0 等から主記憶装置４２へ
のデータ書き込み方向のパスと、主記憶装置４２から演
算プロセッサ４０0 等へのデータ読み出し方向のパスの
２本張られている。
結合網４１に対し１ポートのアクセスポートを持ち、ま
た、同期制御レジスタ装置４３も相互結合網４１に対し
１ポートのアクセスポートを持つ。相互結合網４１は各
演算プロセッサ４０0 等に対し合計ｎポート、同期制御
レジスタ装置４３に対して１ポート、主記憶装置４２に
対してｍポートのアクセスパスを持っている。アクセス
ポートと一方のアクセスポート間にはアクセスパスが張
られ、このパス上をアクセスリクエストが流れる。演算
プロセッサ４０0 等と相互結合網４１間のアクセスパス
は、データパスとシンク通知パスより構成される。デー
タパスは演算プロセッサ４０0 等から主記憶装置４２へ
のデータ書き込み方向のパスと、主記憶装置４２から演
算プロセッサ４０0 等へのデータ読み出し方向のパスの
２本張られている。
【００１３】図２は演算プロセッサ４０0 等の構成例を
簡単に示している。演算プロセッサ４０0 等は、命令を
主記憶装置４２より読み出し、読み出した命令の種別を
解釈するフェッチ／デコード部２０１、フェッチ／デコ
ード部２０１より送られた命令が発行可能か否かを、レ
ジスタ２０３，演算器２０４，主記憶アクセスリクエス
ト生成部２０５の使用状況を見ることにより判定し、発
行可能なタイミングで命令実行を発行する制御を行う発
行部２０２、レジスタ２０３、加算、乗算等の演算を行
う演算器２０４、主記憶アクセス命令、即ちロード／ス
トア命令に対し、その制御と、相互結合網４１に送出す
るパケットを生成する主記憶アクセスリクエスト生成部
２０５、シンクアクセスリクエスト生成部２０６、ネッ
トワークインターフェース部２０７から構成されてい
る。
簡単に示している。演算プロセッサ４０0 等は、命令を
主記憶装置４２より読み出し、読み出した命令の種別を
解釈するフェッチ／デコード部２０１、フェッチ／デコ
ード部２０１より送られた命令が発行可能か否かを、レ
ジスタ２０３，演算器２０４，主記憶アクセスリクエス
ト生成部２０５の使用状況を見ることにより判定し、発
行可能なタイミングで命令実行を発行する制御を行う発
行部２０２、レジスタ２０３、加算、乗算等の演算を行
う演算器２０４、主記憶アクセス命令、即ちロード／ス
トア命令に対し、その制御と、相互結合網４１に送出す
るパケットを生成する主記憶アクセスリクエスト生成部
２０５、シンクアクセスリクエスト生成部２０６、ネッ
トワークインターフェース部２０７から構成されてい
る。
【００１４】発行部２０２によって発行された命令が通
常のロード／ストア命令ならば、命令のオペランドで指
定されたレジスタを読み出し、リードライトアドレスや
ライトデータとなる読み出し値を主記憶アクセスリクエ
スト生成部２０５に送る。主記憶アクセス生成部２０５
は、主記憶アクセスの為のリクエストを生成し、これを
相互結合網４１に送出する。
常のロード／ストア命令ならば、命令のオペランドで指
定されたレジスタを読み出し、リードライトアドレスや
ライトデータとなる読み出し値を主記憶アクセスリクエ
スト生成部２０５に送る。主記憶アクセス生成部２０５
は、主記憶アクセスの為のリクエストを生成し、これを
相互結合網４１に送出する。
【００１５】発行部２０２によって発行された命令がシ
ンク付きの命令ならば、上記に示した通常のロード／ス
トア命令での処理を行うと共に、発行部２０２はシンク
付き命令が発効したことをシンクアクセスリクエスト生
成部２０６に通知する。その後、主記憶アクセスリクエ
スト生成部２０５により、シンク付き命令が相互結合網
４１に送出されるタイミングと同一タイミングで、シン
ク通知パスを使ってシンク命令が発行したことを相互結
合網４１へ通知する。
ンク付きの命令ならば、上記に示した通常のロード／ス
トア命令での処理を行うと共に、発行部２０２はシンク
付き命令が発効したことをシンクアクセスリクエスト生
成部２０６に通知する。その後、主記憶アクセスリクエ
スト生成部２０５により、シンク付き命令が相互結合網
４１に送出されるタイミングと同一タイミングで、シン
ク通知パスを使ってシンク命令が発行したことを相互結
合網４１へ通知する。
【００１６】各演算プロセッサ４０0 等が主記憶アクセ
ス、もしくは同期制御レジスタアクセスを行う場合、リ
クエストを構成し、これをアクセスパスを通じて相互結
合網４１に送出する。相互結合網４１は複数個の演算プ
ロセッサ４０0 等から送られて来る複数個のリクエスト
を競合調停し、各リクエストが行きたい主記憶装置４
２、同期制御レジスタ装置４３にルーティングを行い、
各々にアクセスパスを通じリクエストを送出する。主記
憶装置４２、同期制御レジスタ装置４３に到着したリク
エストは、各装置内でリードアクセス処理、もしくはラ
イトアクセス処理が実行される。リードアクセスの場合
は、再度、相互結合網４１を介して演算プロセッサ４０
0 等にリードデータが返却される。
ス、もしくは同期制御レジスタアクセスを行う場合、リ
クエストを構成し、これをアクセスパスを通じて相互結
合網４１に送出する。相互結合網４１は複数個の演算プ
ロセッサ４０0 等から送られて来る複数個のリクエスト
を競合調停し、各リクエストが行きたい主記憶装置４
２、同期制御レジスタ装置４３にルーティングを行い、
各々にアクセスパスを通じリクエストを送出する。主記
憶装置４２、同期制御レジスタ装置４３に到着したリク
エストは、各装置内でリードアクセス処理、もしくはラ
イトアクセス処理が実行される。リードアクセスの場合
は、再度、相互結合網４１を介して演算プロセッサ４０
0 等にリードデータが返却される。
【００１７】相互結合網４１を流れるリクエストのフォ
ーマットは基本的に以下の構成をとる。ストア方向即
ち、演算プロセッサ４０0 等から主記憶装置４２等への
方向のリクエストは、アクセス先が主記憶装４２のどの
バンクなのか、または同期制御レジスタ装置４３なのか
を示すルーティングアドレスフィールド、アクセスがロ
ードなのかストアなのか等を示すコードフィールド、ア
クセスする主記憶装置４２内のバンク内アドレスを示す
アドレスフィールド、および書き込みデータフィールド
より構成される。
ーマットは基本的に以下の構成をとる。ストア方向即
ち、演算プロセッサ４０0 等から主記憶装置４２等への
方向のリクエストは、アクセス先が主記憶装４２のどの
バンクなのか、または同期制御レジスタ装置４３なのか
を示すルーティングアドレスフィールド、アクセスがロ
ードなのかストアなのか等を示すコードフィールド、ア
クセスする主記憶装置４２内のバンク内アドレスを示す
アドレスフィールド、および書き込みデータフィールド
より構成される。
【００１８】一方、ロード方向のリクエストは、ルーテ
ィングアドレスフィールドにこのリクエストを発行した
プロセッサ番号が格納され、読みだしデータがリプライ
のデータフィードとして構成される。
ィングアドレスフィールドにこのリクエストを発行した
プロセッサ番号が格納され、読みだしデータがリプライ
のデータフィードとして構成される。
【００１９】図１は相互結合網４１の構成例を示す。
【００２０】本結合網は２段のネットワークより構成さ
れており、初段のネットワークをファーストステージネ
ットワーク１１0 、…、１１n-1 、次段のネットワーク
はセカンドステージネットワーク１２0 …１２m と呼
ぶ。シンク制御用に通常判定部１３0 …１３n-1 、カウ
ンタ１４0 …１４n-1 、順序保証制御部１５0 …１５
n-1 が各入力ポート毎に設けられる。
れており、初段のネットワークをファーストステージネ
ットワーク１１0 、…、１１n-1 、次段のネットワーク
はセカンドステージネットワーク１２0 …１２m と呼
ぶ。シンク制御用に通常判定部１３0 …１３n-1 、カウ
ンタ１４0 …１４n-1 、順序保証制御部１５0 …１５
n-1 が各入力ポート毎に設けられる。
【００２１】ファーストステージネットワークは各々演
算プロセッサ４０0 等に１：１対応で接続されている。
従って、ファーストステージネットワーク１１0 等の個
数は演算プロセッサ４０0 等の数分ある。セカンドステ
ージネットワーク１２0 等は各々主記憶装置４２のバン
ク４２0 等と同期制御レジスタ装置４３に接続されてい
る。従って、セカンドステージネットワーク１２0 等の
個数はバンク数＋１のｍ＋１個ある。ファーストステー
ジネットワーク１１0 等とセカンドステージネットワー
ク１２0 等の間は完全結合式に結合される。即ち、ファ
ーストステージネットワーク１１0 等とセカンドステー
ジステージネットワーク１２0 等は各々１つのパスで接
続されており、このパスの総数はｎ×（ｍ＋１）本にな
る。各ファーストステージネットワーク１１0 等の演算
プロセッサ側のポート数は１ポート、主記憶装置側のポ
ート数はｍポートである。また、各セカンドステージネ
ットワーク１２0 等のファーストステージ１１0 側のポ
ート数はｎポート、主記憶装置４２側のポート数は１ポ
ートである。
算プロセッサ４０0 等に１：１対応で接続されている。
従って、ファーストステージネットワーク１１0 等の個
数は演算プロセッサ４０0 等の数分ある。セカンドステ
ージネットワーク１２0 等は各々主記憶装置４２のバン
ク４２0 等と同期制御レジスタ装置４３に接続されてい
る。従って、セカンドステージネットワーク１２0 等の
個数はバンク数＋１のｍ＋１個ある。ファーストステー
ジネットワーク１１0 等とセカンドステージネットワー
ク１２0 等の間は完全結合式に結合される。即ち、ファ
ーストステージネットワーク１１0 等とセカンドステー
ジステージネットワーク１２0 等は各々１つのパスで接
続されており、このパスの総数はｎ×（ｍ＋１）本にな
る。各ファーストステージネットワーク１１0 等の演算
プロセッサ側のポート数は１ポート、主記憶装置側のポ
ート数はｍポートである。また、各セカンドステージネ
ットワーク１２0 等のファーストステージ１１0 側のポ
ート数はｎポート、主記憶装置４２側のポート数は１ポ
ートである。
【００２２】ファーストステージネットワーク１１0 等
の機能は、ロード方向とストア方向で異なる。ロード方
向とは主記憶装置４２から演算プロセッサ４０0 等の方
向に流れる方向で、ロードアクセスの読み出しデータが
流れる方向である。ストア方向は演算プロセッサ４０0
等から主記憶装置４２へ流れる方向で、ストアアクセス
リクエストの書き込みデータが流れる方向である。
の機能は、ロード方向とストア方向で異なる。ロード方
向とは主記憶装置４２から演算プロセッサ４０0 等の方
向に流れる方向で、ロードアクセスの読み出しデータが
流れる方向である。ストア方向は演算プロセッサ４０0
等から主記憶装置４２へ流れる方向で、ストアアクセス
リクエストの書き込みデータが流れる方向である。
【００２３】ファーストステージネットワーク１１0 等
のロード方向での機能は、単なるルーターである。即
ち、リクエストの行き先主記憶バンク方向のポートに対
し、リクエストをルーティングする。これに対し、スト
ア方向の機能は、競合調停機能をもつセレクタである。
即ち、最大でセカンドステージネットワーク個数分のリ
クエストが同時に到着する可能性があるので、２つ以上
のリクエストが到着した場合には、最も優先度が高いリ
クエストを１つ選択し、これをプロセッサ側に送出す
る。
のロード方向での機能は、単なるルーターである。即
ち、リクエストの行き先主記憶バンク方向のポートに対
し、リクエストをルーティングする。これに対し、スト
ア方向の機能は、競合調停機能をもつセレクタである。
即ち、最大でセカンドステージネットワーク個数分のリ
クエストが同時に到着する可能性があるので、２つ以上
のリクエストが到着した場合には、最も優先度が高いリ
クエストを１つ選択し、これをプロセッサ側に送出す
る。
【００２４】図３はｎ入力１出力セレクタの構成を示
す。即ち、ストア方向のセカンドステージネットワーク
１２0 等、ロード方向のファーストステージネットワー
ク１１0 等は本図の構成を取る。
す。即ち、ストア方向のセカンドステージネットワーク
１２0 等、ロード方向のファーストステージネットワー
ク１１0 等は本図の構成を取る。
【００２５】３０0 ，３０1 …３０n-1 はｎ個の入力ポ
ートを示している。３１0 ，３１1…３１n-1 はリクエ
スト分解部を示している。３２0 ，３２1 …３２n-1 は
入力バッファを示している。３３0 ，３３1 …３３n-1
は入力ポート３０0 等から来るリクエストと入力バッフ
ァ３２0 等からのリクエストを選択する２ｗａｙのセレ
クタである。３２0 …３２n-1 の入力バッファ、３３0
…３３n-1 の２ｗａｙセレクタは各々入力ポート０…ｎ
−１から受け付けたリクエストを処理する。３４0 はｎ
ｗａｙのセレクタ、３５0 は出力ポート、３６0 は競合
調停部を示している。
ートを示している。３１0 ，３１1…３１n-1 はリクエ
スト分解部を示している。３２0 ，３２1 …３２n-1 は
入力バッファを示している。３３0 ，３３1 …３３n-1
は入力ポート３０0 等から来るリクエストと入力バッフ
ァ３２0 等からのリクエストを選択する２ｗａｙのセレ
クタである。３２0 …３２n-1 の入力バッファ、３３0
…３３n-1 の２ｗａｙセレクタは各々入力ポート０…ｎ
−１から受け付けたリクエストを処理する。３４0 はｎ
ｗａｙのセレクタ、３５0 は出力ポート、３６0 は競合
調停部を示している。
【００２６】次にリクエストルーティング処理について
述べる。入力ポート３０0 等より有効なリクエストが到
着したならば、これをリクエスト分解部３１0 等に送
る。リクエスト分解部３１0 等はリクエストを構成する
ルーティングアドレスフィールドを競合調停部３６０に
送出する。また、ルーティングアドレスフィールドを含
む全フィールドを、そのまま入力バッファ部３２０に送
出する。
述べる。入力ポート３０0 等より有効なリクエストが到
着したならば、これをリクエスト分解部３１0 等に送
る。リクエスト分解部３１0 等はリクエストを構成する
ルーティングアドレスフィールドを競合調停部３６０に
送出する。また、ルーティングアドレスフィールドを含
む全フィールドを、そのまま入力バッファ部３２０に送
出する。
【００２７】競合調停部３６０は出力ポート３５０に対
し、同時に通過要求を出している複数個のリクエストに
対し、ポートの優先度に従い１つのリクエストを選択す
る。選択した入力ポート番号は、ｎｗａｙセレクタ３４
０のセレクト信号として送られ、選択されたリクエスト
はｎｗａｙセレクタ３４０を通過し、出力ポート３５０
に達する。選択されなかったリクエストは、入力バッフ
ァ３２0 に一時的に格納され、次のタイミングで再度競
合調停部３６０に対し通過要求を出す。競合調停部３６
０は、故意にあるポートのリクエスト通過を遅らせるこ
とがないように、公平なポート優先度を持つ必要があ
る。
し、同時に通過要求を出している複数個のリクエストに
対し、ポートの優先度に従い１つのリクエストを選択す
る。選択した入力ポート番号は、ｎｗａｙセレクタ３４
０のセレクト信号として送られ、選択されたリクエスト
はｎｗａｙセレクタ３４０を通過し、出力ポート３５０
に達する。選択されなかったリクエストは、入力バッフ
ァ３２0 に一時的に格納され、次のタイミングで再度競
合調停部３６０に対し通過要求を出す。競合調停部３６
０は、故意にあるポートのリクエスト通過を遅らせるこ
とがないように、公平なポート優先度を持つ必要があ
る。
【００２８】次に、ファーストステージネットワーク１
１0 等の順序保証制御について説明する。
１0 等の順序保証制御について説明する。
【００２９】順序保証処理方式には、いろいろな方式が
考えられるが、本実施例ではカウンタ方式を採用し、こ
れで説明を行う。
考えられるが、本実施例ではカウンタ方式を採用し、こ
れで説明を行う。
【００３０】通過判定部１３0 等は、各入力ポートから
ストア方向のリクエストがプロセッサ４０0 等からファ
ーストステージネットワーク１１0 等へ通過したか否か
を常時チェックしており、通過したタイミングでカウン
タ１４0 等へインクリメント信号を送出する。また、ロ
ード方向へのリクエストがファーストステージネットワ
ーク１１0 からプロセッサ４０0 へ通過したか否かも常
時チェックしており通過したタイミングでカウンタ１４
0 へ送出する。
ストア方向のリクエストがプロセッサ４０0 等からファ
ーストステージネットワーク１１0 等へ通過したか否か
を常時チェックしており、通過したタイミングでカウン
タ１４0 等へインクリメント信号を送出する。また、ロ
ード方向へのリクエストがファーストステージネットワ
ーク１１0 からプロセッサ４０0 へ通過したか否かも常
時チェックしており通過したタイミングでカウンタ１４
0 へ送出する。
【００３１】カウンタ１４0 等は、通過判定部１３0 よ
りインクリメント信号が到着したら、カウンタ値を１値
インクリメント、デクリメント信号が到着したら１値デ
クリメント行う。カウンタ１４0 等の初期値は０値であ
る。このカウンタ値は０値が正の値を取り、このカウン
タ値の意味はファーストステージ１１0 等以降の主記憶
装置４２までにアクセス中のリクエストの総数になる。
尚、主記憶装置４２アクセスリクエストはロード命令／
ストア命令に限らず、主記憶アクセスのリプライがプロ
セッサ４０0 等へ返却されるものとする。但し、ストア
命令の場合は通過判定部１３0 でデクリメント信号送出
後、廃棄してもかまわない。
りインクリメント信号が到着したら、カウンタ値を１値
インクリメント、デクリメント信号が到着したら１値デ
クリメント行う。カウンタ１４0 等の初期値は０値であ
る。このカウンタ値は０値が正の値を取り、このカウン
タ値の意味はファーストステージ１１0 等以降の主記憶
装置４２までにアクセス中のリクエストの総数になる。
尚、主記憶装置４２アクセスリクエストはロード命令／
ストア命令に限らず、主記憶アクセスのリプライがプロ
セッサ４０0 等へ返却されるものとする。但し、ストア
命令の場合は通過判定部１３0 でデクリメント信号送出
後、廃棄してもかまわない。
【００３２】また、カウント１４0 等はカウンタ値を順
序保証制御部１５0 等へ常時送出している。
序保証制御部１５0 等へ常時送出している。
【００３３】順序保証制御部１５0 等は、プロセッサ４
０0 からのシンク通知パスより、シンク命令が発行され
たことが通知されたならば、カウンタ値の値をチェック
し、カウンタ値が０値であればシンク命令をファースト
ステージネットワーク１１0等からセカンドステージネ
ットワーク１２0 等へ通過させる。しかし、カウンタ値
が１以上の正値であれば、シンク命令をファーストステ
ージネットワーク１１0 等にてホールドさせる。そし
て、シンク命令以前に発行されたリクエストがセカンド
ステージネットワーク１２0 経由で主記憶装置４２より
ファーストステージネットワーク１１0 等へ返却され、
カウンタ値がデクリメントされることによって、０値に
なったならば、シンク命令のホールドを解除し、これを
セカンドステージネットワーク１２0 等へ通過させる。
０0 からのシンク通知パスより、シンク命令が発行され
たことが通知されたならば、カウンタ値の値をチェック
し、カウンタ値が０値であればシンク命令をファースト
ステージネットワーク１１0等からセカンドステージネ
ットワーク１２0 等へ通過させる。しかし、カウンタ値
が１以上の正値であれば、シンク命令をファーストステ
ージネットワーク１１0 等にてホールドさせる。そし
て、シンク命令以前に発行されたリクエストがセカンド
ステージネットワーク１２0 経由で主記憶装置４２より
ファーストステージネットワーク１１0 等へ返却され、
カウンタ値がデクリメントされることによって、０値に
なったならば、シンク命令のホールドを解除し、これを
セカンドステージネットワーク１２0 等へ通過させる。
【００３４】
【発明の効果】本発明によれば、相互結合網が、プロセ
ッサが発行する主記憶アクセス命令、および同期制御レ
ジスタアクセス命令のうち、同期制御アクセス命令か否
かを判定し、同期制御アクセス命令ならば、主記憶アク
セスの順序保証のための同期制御処理を行う機能を有す
ることにより、同期制御を各主記憶アクセス命令、同期
制御アクセス命令の種別によって、ハードウェアが選択
的に行うので、同期制御命令を命令セットの中に新規に
加えることなく順序保証のための同期制御処理を行うこ
とが可能となり、新規に同期制御命令を追加することに
よるハードウェア的、またはソフトウェア的な負担が生
じないという効果が得られる。
ッサが発行する主記憶アクセス命令、および同期制御レ
ジスタアクセス命令のうち、同期制御アクセス命令か否
かを判定し、同期制御アクセス命令ならば、主記憶アク
セスの順序保証のための同期制御処理を行う機能を有す
ることにより、同期制御を各主記憶アクセス命令、同期
制御アクセス命令の種別によって、ハードウェアが選択
的に行うので、同期制御命令を命令セットの中に新規に
加えることなく順序保証のための同期制御処理を行うこ
とが可能となり、新規に同期制御命令を追加することに
よるハードウェア的、またはソフトウェア的な負担が生
じないという効果が得られる。
【図１】本発明における相互結合網の一実施例を示すブ
ロック図である。
ロック図である。
【図２】本発明における演算プロセッサの一実施例を示
すブロック図である。
すブロック図である。
【図３】本発明におけるセレクタの一例を示すブロック
図である。
図である。
【図４】本発明が適用される並列計算機の一例を示すブ
ロック図である。
ロック図である。
１１0 〜１１n-1 ファーストステージネットワーク １２0 〜１２m セカンドステージネットワーク １３0 〜１３n-1 通過判定部 １４0 〜１４n-1 カウンタ １５0 〜１５n-1 順序保証制御部 ２０１ フェッチ／デコード部 ２０２ 発行部 ２０３ レジスタ ２０４ 演算部 ２０５ 主記憶アクセスリクエスト生成部 ２０６ シンクアクセスリクエスト生成部 ２０７ ネットワークインターフェース部 ３０0 〜３０n-1 入力ポート ３１0 〜１１n-1 リクエスト分解部 ３２0 〜１２n-1 入力バッファ ３３0 〜１３n-1 ２ｗａｙセレクタ ３４０ ｎｗａｙセレクタ ３５０ 出力ポート ４０0 〜４０n-1 演算プロセッサ ４１ 相互結合網 ４２ 主記憶装置 ４２0 〜４２n-1 バンク ４３ 同期制御レジスタ装置
Claims (5)
- 【請求項１】 複数の演算プロセッサ，複数個の独立に
動作可能なモジュール構成の主記憶装置，同期制御用レ
ジスタ及びこれらを接続する相互結合網から成る密結合
マルチプロセッサ構成の並列計算機におけるプロセッサ
間同期制御装置において、前記同期制御用レジスタを使
用した前記各演算プロセッサ間の共有データの受け渡し
のための同期制御アクセス命令に対してのみ、主記憶ア
クセスの順序保証のための同期制御処理を行う手段を前
記相互結合網に設けたことを特徴とするプロセッサ間同
期制御装置。 - 【請求項２】 前記同期制御処理を行う手段は、前記演
算プロセッサと１対１対応に設けられた通過判定部，カ
ウンタ，順序保証制御部及びファーストステージネット
ワークと、前記モジュール又は前記同期制御用レジスタ
と１：１対応のセカンドステージネットワークとから構
成され、前記通過判定部は前記主記憶装置へのストアリ
クエストとロードリクエストの通過を監視して、それぞ
れのリクエストに対し前記カウンタは１値インクメント
又は１値デクリメントし、前記順序保証制御部は前記カ
ウンタの値が１以上であれば前記同期制御アクセス命令
を前記ファーストステージネットワークでホールドさ
せ、前記カウンタの値が０ならば前記同期制御アクセス
命令を前記ファーストステージネットワークから前記セ
カンドステージネットワークに通過させることを特徴と
する請求項１記載のプロセッサ間同期制御装置。 - 【請求項３】 前記ファーストステージネットワークと
前記セカンドステージネットワークを物理的に一体化し
たことを特徴とする請求項２記載のプロセッサ間同期制
御装置。 - 【請求項４】 前記同期制御用レジスタを前記主記憶装
置の一部で実現したことを特徴とする請求項１記載のプ
ロセッサ間同期制御装置。 - 【請求項５】 前記各演算プロセッサに、前記同期制御
アクセス命令を解読するデコーダを設けたことを特徴と
するプロセッサ間同期制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8241798A JPH1091589A (ja) | 1996-09-12 | 1996-09-12 | プロセッサ間同期制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8241798A JPH1091589A (ja) | 1996-09-12 | 1996-09-12 | プロセッサ間同期制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091589A true JPH1091589A (ja) | 1998-04-10 |
Family
ID=17079677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8241798A Pending JPH1091589A (ja) | 1996-09-12 | 1996-09-12 | プロセッサ間同期制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1091589A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1055816C (zh) * | 1994-01-04 | 2000-08-23 | 德克萨斯仪器股份有限公司 | 处理图象数据的系统和方法及其显示系统 |
| JP2017010364A (ja) * | 2015-06-24 | 2017-01-12 | 株式会社デンソー | データ処理装置 |
-
1996
- 1996-09-12 JP JP8241798A patent/JPH1091589A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1055816C (zh) * | 1994-01-04 | 2000-08-23 | 德克萨斯仪器股份有限公司 | 处理图象数据的系统和方法及其显示系统 |
| JP2017010364A (ja) * | 2015-06-24 | 2017-01-12 | 株式会社デンソー | データ処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000411 |