JPH02234543A - デイジタル交換装置、メツセージ・コンバイニング・スイツチ及びその動作方法 - Google Patents
デイジタル交換装置、メツセージ・コンバイニング・スイツチ及びその動作方法Info
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- JPH02234543A JPH02234543A JP2015133A JP1513390A JPH02234543A JP H02234543 A JPH02234543 A JP H02234543A JP 2015133 A JP2015133 A JP 2015133A JP 1513390 A JP1513390 A JP 1513390A JP H02234543 A JPH02234543 A JP H02234543A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ．産業上の利用分野
本発明は一般にデータ交換装置に関し、具体的には、各
半休ごとに、スイッチの出力ポートに結合された出力を
有する１個の先入れ先出し（ＦＩＦＯ）バッフ１を使用
した、高速データ・コンバイニング・スイッチに関する
。
半休ごとに、スイッチの出力ポートに結合された出力を
有する１個の先入れ先出し（ＦＩＦＯ）バッフ１を使用
した、高速データ・コンバイニング・スイッチに関する
。
Ｂ．従来の技術及びその課題
マルチプロセッサ・データ処理システムには、相互接続
ネットワークを介して複数のメモリ・モジュールに結合
された複数のデータ・プロセッサを含むものがある。こ
の相互接続ネットワークは、ｌｏｇ（ｎ）段のｎ／２
２Ｘ２スイッチを含むオメガ型スイッチを使用するこ
とができる。（ただしｎはスイッチによってサービスさ
れるボート数を表す）。１つのタイプのスイッチは、コ
ンバイニング・スイッチとして知られるもので、同じメ
モリ位置にアドレスされる複数のメッセージをコンバイ
ンして、そのメモリ位置へのアクセス回数を減らすため
に使用される。メッセージをコンバインすることにより
、「ホット・スポット」負荷の影響が減少し、相互接続
ネットワークの帯域幅が増大する。デコンバイニング・
スイッチは、メモリ・モジ．Ｓ−Ｉルからの応答を「デ
コンバイン」し、その応答をプロセッサへ戻すために使
用される。
ネットワークを介して複数のメモリ・モジュールに結合
された複数のデータ・プロセッサを含むものがある。こ
の相互接続ネットワークは、ｌｏｇ（ｎ）段のｎ／２
２Ｘ２スイッチを含むオメガ型スイッチを使用するこ
とができる。（ただしｎはスイッチによってサービスさ
れるボート数を表す）。１つのタイプのスイッチは、コ
ンバイニング・スイッチとして知られるもので、同じメ
モリ位置にアドレスされる複数のメッセージをコンバイ
ンして、そのメモリ位置へのアクセス回数を減らすため
に使用される。メッセージをコンバインすることにより
、「ホット・スポット」負荷の影響が減少し、相互接続
ネットワークの帯域幅が増大する。デコンバイニング・
スイッチは、メモリ・モジ．Ｓ−Ｉルからの応答を「デ
コンバイン」し、その応答をプロセッサへ戻すために使
用される。
第２図は、２つの実質的に同じ半休からなる通常の２×
２コンバイニング・スイッチを示す図である。便宜上、
このスイッチの半休についてだけを考察するが、残りの
スイッチ半休の対応する構造はプライム（゜）をつけた
参照番号で表す。各スイッチ半休は、２つのＦＩＦＯレ
ジスタ・ファイルを含み、一方はシュー｝ＦＩＦＯ２、
他方は待ち行列ＦＩＦＯと呼ばれる。シュー｝ＦＩＦＯ
と待ち行列ＦＩＦＯはそれぞれ同数の記憶位置をもち、
メモリ・モジュールをネットワーク（図示せず）に送る
前に、メッセージを記憶するために使用される。通常は
、スイッチの出力ボート４で競合または混雑がなく、か
つ待ち行列３が空の場合、入力ポートＩ及びＪからの着
信プロセッサ・メッセージは、マルチブレクサ（ＭＵＸ
）５を経て出力ポート４に直接送られる。待ち行列３が
空でない場合は、着信メッセージは一時的に入力レジス
タ（図でレジスタはＲＥＧで表す）６に記憶され、比較
機構７によってその待ち行列にあるすべてのメッセージ
と比較されて、着信メッセージが、待機メッセージとす
でに関連づけられたメモリ位置向けのものかどうかが判
定される。一致しない場合、登録された着信メッセージ
は、待ち行列ＦＩＦＯａ内の次に利用可能な位置に記憶
される。比較機構７によって一致が検出された場合は、
着信メッセージは、シェー｝Ｆ Ｉ ＦＯ２内の、待ち
行列３内の一致メッセージの記憶位置に対応する位置に
記憶される。その後、シュート・メッセージと待ち行列
メッセージは共に、ＡＬＵ入力レジスタ９ａ及びθｂを
経て、演算論理機構（ＡＬＵ）８に送られ、コンバイン
されて１つのメッセージトナる。メモリ・モジュールか
ら戻る際に、そのメッセージをデコンバインするのに必
要な情報は、関連するデコンバイニング・スイッチ（図
示せず）内の待機バッフ１に送られる。
２コンバイニング・スイッチを示す図である。便宜上、
このスイッチの半休についてだけを考察するが、残りの
スイッチ半休の対応する構造はプライム（゜）をつけた
参照番号で表す。各スイッチ半休は、２つのＦＩＦＯレ
ジスタ・ファイルを含み、一方はシュー｝ＦＩＦＯ２、
他方は待ち行列ＦＩＦＯと呼ばれる。シュー｝ＦＩＦＯ
と待ち行列ＦＩＦＯはそれぞれ同数の記憶位置をもち、
メモリ・モジュールをネットワーク（図示せず）に送る
前に、メッセージを記憶するために使用される。通常は
、スイッチの出力ボート４で競合または混雑がなく、か
つ待ち行列３が空の場合、入力ポートＩ及びＪからの着
信プロセッサ・メッセージは、マルチブレクサ（ＭＵＸ
）５を経て出力ポート４に直接送られる。待ち行列３が
空でない場合は、着信メッセージは一時的に入力レジス
タ（図でレジスタはＲＥＧで表す）６に記憶され、比較
機構７によってその待ち行列にあるすべてのメッセージ
と比較されて、着信メッセージが、待機メッセージとす
でに関連づけられたメモリ位置向けのものかどうかが判
定される。一致しない場合、登録された着信メッセージ
は、待ち行列ＦＩＦＯａ内の次に利用可能な位置に記憶
される。比較機構７によって一致が検出された場合は、
着信メッセージは、シェー｝Ｆ Ｉ ＦＯ２内の、待ち
行列３内の一致メッセージの記憶位置に対応する位置に
記憶される。その後、シュート・メッセージと待ち行列
メッセージは共に、ＡＬＵ入力レジスタ９ａ及びθｂを
経て、演算論理機構（ＡＬＵ）８に送られ、コンバイン
されて１つのメッセージトナる。メモリ・モジュールか
ら戻る際に、そのメッセージをデコンバインするのに必
要な情報は、関連するデコンバイニング・スイッチ（図
示せず）内の待機バッフ１に送られる。
このような従来のコンバイニング・スイッチの１つの重
要な欠点は、シュートＦＩＦＯレジスタ・ファイルが、
集積回路の利用可能面積のかなりの部分を占めることで
ある。たとえば、待ち行列が約４５％、ＡＬＵが１０％
であるのに対して、シュー｝ＦＩＦＯ２はデータ経路面
積の３６％を占めることがある。シュートがこうしたか
なりの面積及びそれに付随して電力を必要とすることは
、ネットワークを介して送られる大部分のメッセージが
コンバイン不能で、シュー｝ＦＩＦＯがたまにしか使用
されない場合には、特に不都合である。
要な欠点は、シュートＦＩＦＯレジスタ・ファイルが、
集積回路の利用可能面積のかなりの部分を占めることで
ある。たとえば、待ち行列が約４５％、ＡＬＵが１０％
であるのに対して、シュー｝ＦＩＦＯ２はデータ経路面
積の３６％を占めることがある。シュートがこうしたか
なりの面積及びそれに付随して電力を必要とすることは
、ネットワークを介して送られる大部分のメッセージが
コンバイン不能で、シュー｝ＦＩＦＯがたまにしか使用
されない場合には、特に不都合である。
このような従来のコンバイニング・スイッチの別の重要
な欠点は、シュート内に対応する工冫トリ・があるかど
うかにかかわらず、待ち行列からのすべての出力がＡＬ
Ｕを通過することである。したがって、コンバインされ
ないメッセージの場合７も、メッセージがＡＬＵを通過
するのに、ある有限の時間を要する。
な欠点は、シュート内に対応する工冫トリ・があるかど
うかにかかわらず、待ち行列からのすべての出力がＡＬ
Ｕを通過することである。したがって、コンバインされ
ないメッセージの場合７も、メッセージがＡＬＵを通過
するのに、ある有限の時間を要する。
相互接続ネットワークは、通常、８×８ネットワークな
ど複数の２×２コンバイニング・スイッチから構成され
る。したがって、２×２スイッチのそれぞれのパッキン
グ密度を高め、速度を上げ、電力消費量を減らせば、全
体のネットワーク性能が向上するはずである。
ど複数の２×２コンバイニング・スイッチから構成され
る。したがって、２×２スイッチのそれぞれのパッキン
グ密度を高め、速度を上げ、電力消費量を減らせば、全
体のネットワーク性能が向上するはずである。
したがって、本発明の１つの目的は、従来のコンバイニ
ング・スイッチよりも高速で動作するコンバイニング・
スイッチを提供することである。
ング・スイッチよりも高速で動作するコンバイニング・
スイッチを提供することである。
本発明の別の目的は、各スイッチ半休ごとに、待ち行列
ＦＩＦＯレジスタだけを含み、メッセージを待ち行列Ｆ
ＩＦＯからスイッチの出゛カポートに直接送る、コンバ
イニング・スイッチを提供することである。
ＦＩＦＯレジスタだけを含み、メッセージを待ち行列Ｆ
ＩＦＯからスイッチの出゛カポートに直接送る、コンバ
イニング・スイッチを提供することである。
本発明の別の目的は、必要な集積回路表面積が著しく減
少し、必要な動作電力が少なく、従来のコンバイニング
・スイッチより高速で動作する、コンバイニング・スイ
ッチを提供することである。
少し、必要な動作電力が少なく、従来のコンバイニング
・スイッチより高速で動作する、コンバイニング・スイ
ッチを提供することである。
Ｃ．課題を解決するための手段
データ交換装置、特にそれぞれが入力ポート、出力ポー
ト、待ち行列ＦＩＦＯ、比較機構、及びＡＬＵを含む、
２つの半体をもつコンバイニング・スイッチによって、
前記の問題が解決され、本発明の目的が達成される。入
力ポートは、データ・プロセッサからメッセージなどの
データを受信し、出力ポートが使用中でなく、かつ待ち
行列ＦＩＦＯが空の場合は、着信メッセージを伝送する
ため直接に出力ボートへ送る。出力ポートが使用中で、
かつ待ち行列ＦＩＦＯが空の場合は、着信メッセージは
、記憶するため待ち行列ＦＩＦＯに送られる。
ト、待ち行列ＦＩＦＯ、比較機構、及びＡＬＵを含む、
２つの半体をもつコンバイニング・スイッチによって、
前記の問題が解決され、本発明の目的が達成される。入
力ポートは、データ・プロセッサからメッセージなどの
データを受信し、出力ポートが使用中でなく、かつ待ち
行列ＦＩＦＯが空の場合は、着信メッセージを伝送する
ため直接に出力ボートへ送る。出力ポートが使用中で、
かつ待ち行列ＦＩＦＯが空の場合は、着信メッセージは
、記憶するため待ち行列ＦＩＦＯに送られる。
待ち行列ＦＩＦＯが空でない場合は、着信メッセージは
、まず比較機構によって待ち行列ＦＩＦＯに記憶された
すべてのメッセージと比較されて、着信メッセージが、
すでに待機メッセージをもつメモリ位置向けのものかど
うかが判定される。比較機構によって一致しないと判定
された場合、着信メッセージは、記憶するため待ち行列
ＦＩＦＯへ送られる。着信メッセージの宛先位置及び通
常はその動作タイプが、待ち行列ＦＩＦＯにすでに記憶
されたメッセージのそれと一致していると比較機構が判
定した場合、着信メッセージ及び一致した待機メッセー
ジは共に、メッセージ・コンバイニングＡＬＵに供給さ
れる。ＡＬＵはコンバインされたメッセージを生成し、
そのメッセージは、着信メッセージと一致した待機メッ
セージと同じ待ち行列ＦＩＦＯ位置に記憶される。
、まず比較機構によって待ち行列ＦＩＦＯに記憶された
すべてのメッセージと比較されて、着信メッセージが、
すでに待機メッセージをもつメモリ位置向けのものかど
うかが判定される。比較機構によって一致しないと判定
された場合、着信メッセージは、記憶するため待ち行列
ＦＩＦＯへ送られる。着信メッセージの宛先位置及び通
常はその動作タイプが、待ち行列ＦＩＦＯにすでに記憶
されたメッセージのそれと一致していると比較機構が判
定した場合、着信メッセージ及び一致した待機メッセー
ジは共に、メッセージ・コンバイニングＡＬＵに供給さ
れる。ＡＬＵはコンバインされたメッセージを生成し、
そのメッセージは、着信メッセージと一致した待機メッ
セージと同じ待ち行列ＦＩＦＯ位置に記憶される。
本発明の方法によれば、交換ネットワークを介して複数
のメモリ位置に結合され、識別されたメモリ位置に関す
るメッセージを生成する、複数のデータ・プロセッサを
含むタイプのデータ処理システムで、メッセージ・コン
バイニング・スイッチを動作させる方法が開示される。
のメモリ位置に結合され、識別されたメモリ位置に関す
るメッセージを生成する、複数のデータ・プロセッサを
含むタイプのデータ処理システムで、メッセージ・コン
バイニング・スイッチを動作させる方法が開示される。
このメッセージ・コンバイニング・スイッチは２つの半
休を含み、各半休はそれぞれ、メッセージ記憶装置、入
力ポート、出力ポートを存する。この方法は、入力ポー
トからメッセージを受信するステップ、及びメ，セージ
記憶装置が少なくとも１つのメッセージを記憶している
場合に、受信したメッセージに関連するメモリ位置の識
別及び動作タイプを、メッセージ記憶装置内に記憶され
たメッセージに関連するメモリ位置の識別及び動作タイ
プと比較するステップを含む。この方法はさらに、記憶
されたメッセージの１つに関連するメモリ位置識別及び
動作タイプが、受信したメッセージに関連するメモリ位
置識別及び動作タイプに等しいと判定された場合に、受
信メッセージと記憶メッセージをコンバインして、コン
バインされたメッセージを生成するステップ、及び記憶
メッセージをコンバインされたメッセージで置き換える
ステップを含む。
休を含み、各半休はそれぞれ、メッセージ記憶装置、入
力ポート、出力ポートを存する。この方法は、入力ポー
トからメッセージを受信するステップ、及びメ，セージ
記憶装置が少なくとも１つのメッセージを記憶している
場合に、受信したメッセージに関連するメモリ位置の識
別及び動作タイプを、メッセージ記憶装置内に記憶され
たメッセージに関連するメモリ位置の識別及び動作タイ
プと比較するステップを含む。この方法はさらに、記憶
されたメッセージの１つに関連するメモリ位置識別及び
動作タイプが、受信したメッセージに関連するメモリ位
置識別及び動作タイプに等しいと判定された場合に、受
信メッセージと記憶メッセージをコンバインして、コン
バインされたメッセージを生成するステップ、及び記憶
メッセージをコンバインされたメッセージで置き換える
ステップを含む。
Ｄ．実施例
第１図には、本発明に従って作成された２×２コンバイ
ニング・スイッチ１０の順方向経路が示されている。ス
イッチ１０は、実質的に同じ構成の２つの半休を含むこ
とを理解されたい。したがって、スイッチ１０の上半体
だけを検討し、スイッチ１０の下半休の対応する構造は
、プライムをつけた参照番号で示す。スイッチ１０は２
つの入力ノードすなわちポートを含んでおり、それらの
ポートは、データ・プロセッサ（図示せず）から直接に
またはデータ・コンセントレータを介してＩ及びＪメッ
セージ入力を受け取る、２人カマルチブレクサ１２に結
合されている。スイッチ１０がｌｏｇ（ｎ）スイッチン
グ・ネットワークの内部段の１つにある場合、■及びＪ
入力は、前段のコンバイニング・スイッチ１０の出力に
結合される。
ニング・スイッチ１０の順方向経路が示されている。ス
イッチ１０は、実質的に同じ構成の２つの半休を含むこ
とを理解されたい。したがって、スイッチ１０の上半体
だけを検討し、スイッチ１０の下半休の対応する構造は
、プライムをつけた参照番号で示す。スイッチ１０は２
つの入力ノードすなわちポートを含んでおり、それらの
ポートは、データ・プロセッサ（図示せず）から直接に
またはデータ・コンセントレータを介してＩ及びＪメッ
セージ入力を受け取る、２人カマルチブレクサ１２に結
合されている。スイッチ１０がｌｏｇ（ｎ）スイッチン
グ・ネットワークの内部段の１つにある場合、■及びＪ
入力は、前段のコンバイニング・スイッチ１０の出力に
結合される。
マルチプレクサ１２は、スイッチ出力ノード１４に競合
や混雑がなく、かつ待ち行列ＰＩＦ０１６が空である場
合、着信メッセージの１つを直接出力ポート１４に送り
、最終的には複数のメモリ・モジュールの１つ（図示せ
ず）へ送る。出力ポート１４が使用中であり、かつ待ち
行列１８が空である場合は、着信メッセージは、記憶す
るため２人カマルチプレクサ１８を経て待ち行列ＰＩＦ
Ｏ１８に送られる。しかし、待ち行列ＰＩＦ０１８が空
でなく、他の発信プロセッサ・メッセージがそこに記憶
されていることを示す場合は、その着信メッセージの少
なくともアドレス部分、通常はアドレス部分と動作コー
ド部分が、まず比較機構２０によって、待ち行列Ｐ Ｉ
Ｆ０ １ ８に記憶されたすべてのメッセージの対応
する部分と比較される。こうして着信メッセージが、す
でに待機メッセージをもっているメモリ・アドレス位置
向けのものかどうかが判定される。すでに述べたように
、メッセージのアドレス位置部分またはフィールドを比
較することに加えて、比較機構２０は、通常、そのメッ
セージの動作タイプ部分またはフィールドをも比較して
、同じメモリ位置向けのメッセージだけ、またＲＥＡＤ
１ＷＲＩＴＥ，ＦＥＴＣＨＡＮＤ ＡＤＤなど同じタ
イプの動作を実行するメッセージだけがコンバインされ
るようにする。
や混雑がなく、かつ待ち行列ＰＩＦ０１６が空である場
合、着信メッセージの１つを直接出力ポート１４に送り
、最終的には複数のメモリ・モジュールの１つ（図示せ
ず）へ送る。出力ポート１４が使用中であり、かつ待ち
行列１８が空である場合は、着信メッセージは、記憶す
るため２人カマルチプレクサ１８を経て待ち行列ＰＩＦ
Ｏ１８に送られる。しかし、待ち行列ＰＩＦ０１８が空
でなく、他の発信プロセッサ・メッセージがそこに記憶
されていることを示す場合は、その着信メッセージの少
なくともアドレス部分、通常はアドレス部分と動作コー
ド部分が、まず比較機構２０によって、待ち行列Ｐ Ｉ
Ｆ０ １ ８に記憶されたすべてのメッセージの対応
する部分と比較される。こうして着信メッセージが、す
でに待機メッセージをもっているメモリ・アドレス位置
向けのものかどうかが判定される。すでに述べたように
、メッセージのアドレス位置部分またはフィールドを比
較することに加えて、比較機構２０は、通常、そのメッ
セージの動作タイプ部分またはフィールドをも比較して
、同じメモリ位置向けのメッセージだけ、またＲＥＡＤ
１ＷＲＩＴＥ，ＦＥＴＣＨＡＮＤ ＡＤＤなど同じタ
イプの動作を実行するメッセージだけがコンバインされ
るようにする。
待ち行列ＰＩＦ０１８が空でないかぎり、出力ポート１
４が使用中であろうとなかろうと、この比較が行なわれ
る。比較機構２０によって、受信メッセージに関連する
メモリ・アドレス及び動作タイプと待機メッセージに関
連するメモリ拳アドレス及び動作タイプが一致しないと
判定された場合、受信メッセージは記憶するためマルチ
プレクサ１８を経て待ち行列ＰＩＦ０１Ｂに送られる。
４が使用中であろうとなかろうと、この比較が行なわれ
る。比較機構２０によって、受信メッセージに関連する
メモリ・アドレス及び動作タイプと待機メッセージに関
連するメモリ拳アドレス及び動作タイプが一致しないと
判定された場合、受信メッセージは記憶するためマルチ
プレクサ１８を経て待ち行列ＰＩＦ０１Ｂに送られる。
着信メッセージのメモリ・アドレス及び動作タイプが、
待ち行列Ｐ Ｉ Ｆ０ １ Ｂにすでに記憶されたメッ
セージのそれと一致すると比較機横２０が判定した場合
は、着信メッセージ及び一致した待機メッセージは共に
、メッセージ・コンバイニングＡＬＵ２６に供給するた
め、それぞれ関連するレジスタ２２及び２４に一時的に
記憶される。登録されたメッセージはまた、メモリから
戻されたメッセージを後でデコンバインするため、関連
するメッセージ・デコンバイニング・スイッチの待機バ
ッファ（図示せず）に供給される。ＡＬＵ２Ｂはコンバ
インされたメモリ・モジュール・メッセージを生成し、
そのメッセージはＡＬＵ出力レジスタ２８によって一時
的に記憶され、待ち行列１Ｂ内に記憶するためマルチブ
レクサ１８の第２入力端に供給される。一例として、受
信メッセージ及び待機メッセージが共に同じメモリ・ア
ドレスでＦＥＴＣＨ ＡＮＤ ＡＤＤ動作を示す場
合、各メッセージのＡＤＤオベランドがＡＬＵ２８によ
って合計され、そのメモリ位置への単一メッセージを生
成する・本発明の１態様によれば、ＡＬＵ２θからのコ
ンバインされたメッセージは、着信メッセージとの一致
を示した既存の待ち行列メッセージと同じ待ち行列Ｐ
Ｉ Ｆ０ １ Ｂの位置に記憶される。したがって既存
メッセージは、コンバインされたメッセージによって重
ね書きされ、置換される。その後、待機メッセージは、
メモリ・モジュールへの、またはスイッチング・ネット
ワークの以後の段への伝送のために出力ボート１４が使
用可能になったとき、出力ポート１４に供給するため先
入れ先出し方式で待ち行列１６から引き出される。
待ち行列Ｐ Ｉ Ｆ０ １ Ｂにすでに記憶されたメッ
セージのそれと一致すると比較機横２０が判定した場合
は、着信メッセージ及び一致した待機メッセージは共に
、メッセージ・コンバイニングＡＬＵ２６に供給するた
め、それぞれ関連するレジスタ２２及び２４に一時的に
記憶される。登録されたメッセージはまた、メモリから
戻されたメッセージを後でデコンバインするため、関連
するメッセージ・デコンバイニング・スイッチの待機バ
ッファ（図示せず）に供給される。ＡＬＵ２Ｂはコンバ
インされたメモリ・モジュール・メッセージを生成し、
そのメッセージはＡＬＵ出力レジスタ２８によって一時
的に記憶され、待ち行列１Ｂ内に記憶するためマルチブ
レクサ１８の第２入力端に供給される。一例として、受
信メッセージ及び待機メッセージが共に同じメモリ・ア
ドレスでＦＥＴＣＨ ＡＮＤ ＡＤＤ動作を示す場
合、各メッセージのＡＤＤオベランドがＡＬＵ２８によ
って合計され、そのメモリ位置への単一メッセージを生
成する・本発明の１態様によれば、ＡＬＵ２θからのコ
ンバインされたメッセージは、着信メッセージとの一致
を示した既存の待ち行列メッセージと同じ待ち行列Ｐ
Ｉ Ｆ０ １ Ｂの位置に記憶される。したがって既存
メッセージは、コンバインされたメッセージによって重
ね書きされ、置換される。その後、待機メッセージは、
メモリ・モジュールへの、またはスイッチング・ネット
ワークの以後の段への伝送のために出力ボート１４が使
用可能になったとき、出力ポート１４に供給するため先
入れ先出し方式で待ち行列１６から引き出される。
スイッチ１０はまた、比較機構２０の出力信号及び出力
ポート１４の使用中状態に応答して、ＦＩ ＦＯ １
Ｂ及び様々なマルチプレクサ及びレジスタの動作を上記
の方式で制御する、制御論理ブロック３０を含む。さら
に、スイッチ１０は、着信メッセージをポートＰとＱの
どちらに送るかを判定するための、別の論理ブロックを
含む。このスイッチはまた、通常、先行及び後続の２×
２スイッチと通信するためのプロトコル信号を含む論理
ブロックも含む。
ポート１４の使用中状態に応答して、ＦＩ ＦＯ １
Ｂ及び様々なマルチプレクサ及びレジスタの動作を上記
の方式で制御する、制御論理ブロック３０を含む。さら
に、スイッチ１０は、着信メッセージをポートＰとＱの
どちらに送るかを判定するための、別の論理ブロックを
含む。このスイッチはまた、通常、先行及び後続の２×
２スイッチと通信するためのプロトコル信号を含む論理
ブロックも含む。
容易にわかるように、本発明のコンバイニング・スイッ
チ１０により、第２図の従来のスイッチのシュー｝ＦＩ
ＦＯ２は両方とも不要になる。これらのシュートＦＩＦ
Ｏが不要となることにより、さらに、たとえば、ＦＩＦ
Ｏ記憶セル１個当たり８個のトランジスタも不要になる
。深さ６記憶位置Ｘ幅４ワードのＦＩＦＯで各ワードが
長さ３２ビットと仮定すると、コンバイニング・スイッ
チの１半体ごとに合計６，１４４個のトランジスタ、コ
ンバイニング・スイッチ１０全体では合計１２，２８８
個のトランジスタが不要になる。その結果、集積回路の
表面積及びコンバイニング・スイッチの電力消費量が、
大幅に節減される。
チ１０により、第２図の従来のスイッチのシュー｝ＦＩ
ＦＯ２は両方とも不要になる。これらのシュートＦＩＦ
Ｏが不要となることにより、さらに、たとえば、ＦＩＦ
Ｏ記憶セル１個当たり８個のトランジスタも不要になる
。深さ６記憶位置Ｘ幅４ワードのＦＩＦＯで各ワードが
長さ３２ビットと仮定すると、コンバイニング・スイッ
チの１半体ごとに合計６，１４４個のトランジスタ、コ
ンバイニング・スイッチ１０全体では合計１２，２８８
個のトランジスタが不要になる。その結果、集積回路の
表面積及びコンバイニング・スイッチの電力消費量が、
大幅に節減される。
さらに、待機メッセージとの一致があった場合だけ、着
信メッセージはＡＬＵ２Ｂを経て送られるので、第１図
の従来のコンバイニング・スイッチに比べて、相当の高
速化が実現できる。すなわち、待ち行列１ｅの出力が、
ＡＬＵ２８の入力に結合される代りに、出力ポート１４
マルチプレクサに直接結合される。第１図の従来のコン
バイニング・スイッチでは、すべての発信メッセージは
、そのメッセージがコンバイニングを必要とするかどう
かに関係なく、待ち行列ＦＩＦＯ及びシュートＦＩＦＯ
からＡＬＵを経て出力ポートに送られる。したがって、
従来のコンバイニング・スイッチは、各出力メッセージ
がＡＬＵを通過することによる伝送遅延を生じる。
信メッセージはＡＬＵ２Ｂを経て送られるので、第１図
の従来のコンバイニング・スイッチに比べて、相当の高
速化が実現できる。すなわち、待ち行列１ｅの出力が、
ＡＬＵ２８の入力に結合される代りに、出力ポート１４
マルチプレクサに直接結合される。第１図の従来のコン
バイニング・スイッチでは、すべての発信メッセージは
、そのメッセージがコンバイニングを必要とするかどう
かに関係なく、待ち行列ＦＩＦＯ及びシュートＦＩＦＯ
からＡＬＵを経て出力ポートに送られる。したがって、
従来のコンバイニング・スイッチは、各出力メッセージ
がＡＬＵを通過することによる伝送遅延を生じる。
Ｅ．発明の効果
本発明によれば、従来よりも高速で動作するコンバイニ
ング・スイッチが得られる。
ング・スイッチが得られる。
第１図は、本発明に従って、各半体ごとにＦＩＦＯレジ
スタ、具体的にはスイッチの出力ポートに直接結合され
た出力をもつ待ち行列ＦＩＦＯを．１つだけ含む、２Ｘ
２コンバイニング・スイッチの順方向経路の単純化した
ブロック図である。 第２図は、待ち行列ＦＩＦＯレジスタとシュートＦＩＦ
Ｏレジスタ及び待ち行列ＦＩＦＯのすべての出力が通過
するＡＬＵをもつ、従来技術の２×２コンバイニング・
スイッチの順方向経路を示す単純化したブロック図であ
る。 １０・・・・コンバイニング・スイッチ、１２・・・・
入力マルチプレクサ、１４・・・・出力ポート、１６・
・・・待ち行列ＦＩＦＯ、１８・・・・マルチプレクサ
、２０・・・・比較機構、２２、２４・・・・レジスタ
、２Ｂ・・・・演算論理機構（ＡＬＵ） ，２ｇ・・・
・ＡＬＵ出力レジスタ、３０・・・・制御論理ブロック
。 出願人 インターナシ日ナル・ビジネス・マシーンズ
ｅコーポレーシ目冫 代理人 弁理士 頓 宮 孝 一（外１名）
スタ、具体的にはスイッチの出力ポートに直接結合され
た出力をもつ待ち行列ＦＩＦＯを．１つだけ含む、２Ｘ
２コンバイニング・スイッチの順方向経路の単純化した
ブロック図である。 第２図は、待ち行列ＦＩＦＯレジスタとシュートＦＩＦ
Ｏレジスタ及び待ち行列ＦＩＦＯのすべての出力が通過
するＡＬＵをもつ、従来技術の２×２コンバイニング・
スイッチの順方向経路を示す単純化したブロック図であ
る。 １０・・・・コンバイニング・スイッチ、１２・・・・
入力マルチプレクサ、１４・・・・出力ポート、１６・
・・・待ち行列ＦＩＦＯ、１８・・・・マルチプレクサ
、２０・・・・比較機構、２２、２４・・・・レジスタ
、２Ｂ・・・・演算論理機構（ＡＬＵ） ，２ｇ・・・
・ＡＬＵ出力レジスタ、３０・・・・制御論理ブロック
。 出願人 インターナシ日ナル・ビジネス・マシーンズ
ｅコーポレーシ目冫 代理人 弁理士 頓 宮 孝 一（外１名）
Claims (3)
- （１）入力ノード手段及び出力ノード手段をもつディジ
タル交換装置において、 出力ノード手段にデータを送る前に、入力ノード手段か
ら受信したデータを記憶するための、複数の記憶位置を
もつ記憶手段、 受信データを、記憶手段内に記憶されている以前に受信
したすべてのデータと比較して、受信データの少なくと
も１つの要素が、記憶されたデータの少なくとも１つの
要素と一致するかどうかを示す信号を出力する比較機構
手段、 記憶データを受信データとコンバインするための、受信
データに結合された第１の入力と記憶手段に結合された
第２入力を有し、比較機構手段の出力に応答して、受信
データと受信データに一致した記憶データとの組合せで
あるコンバインされたデータを生成して出力するコンバ
イニング手段、及び コンバイニング手段の出力からのコンバインされたデー
タを、受信データと一致した記憶データが記憶されてい
る記憶手段の記憶位置へ送るための手段、 を含むディジタル交換装置。 - （２）スイッチング・ネットワークを介して複数のメモ
リ・モジュールに結合された、特定の１つのメモリ・モ
ジュール内に記憶されるメッセージを生成するための、
複数のデータ・プロセッサを含むタイプのデータ処理シ
ステムにおいて、少なくとも１つのデータ・プロセッサ
に結合された入力ノード手段と少なくとも１つのメモリ
・モジュールに結合された出力ノード手段を有するメッ
セージ・コンバイニング・スイッチであって、 入力ノード手段から受信したメッセージを、出力ノード
手段へ送る前に記憶するための複数の記憶位置をもつ先
入れ先出し記憶手段、 受信メッセージを記憶手段内に記憶されている以前に受
信したすべてのメッセージと比較して、受信したメッセ
ージが、記憶されたメッセージの１つと同じメモリ記憶
位置宛てのものかどうか、またその受信メッセージが記
憶メッセージと同じタイプの動作コードをもつかどうか
を少なくとも示す信号を出力する、比較機構手段、 記憶メッセージと受信メッセージをコンバインするため
の、入力ノード手段に結合された第１入力と記憶手段に
結合された第２入力を有し、比較機構手段の出力に応答
して、受信メッセージと、受信メッセージと同じメモリ
記憶位置宛ての、同じ動作コードをもつ記憶メッセージ
との組合せであるコンバインされたメッセージを生成し
て出力する、コンバイニング手段、及び 記憶メッセージをコンバインされたメッセージで置き換
えるための手段、 を含む、メッセージ・コンバイニング・スイッチ。 - （３）スイッチング・ネットワークを介して複数のメモ
リ位置に結合された、特定のメモリ位置に関するメッセ
ージを生成するための、複数のデータ・プロセッサを含
むタイプのデータ処理システムにおいて、メッセージ記
憶手段と、少なくとも１つのデータ・プロセッサに結合
された入力ポート手段と、メモリ位置に結合された出力
ポート手段とからなるメッセージ・コンバイニング・ス
イッチを動作させる方法において、 入力ポート手段からメッセージを受信するステップ、 メッセージ記憶手段がその中に少なくとも１つのメッセ
ージを記憶している場合に、 少なくとも受信したメッセージに関連するメモリ位置の
識別（ＩＤ）及びメッセージ動作タイプを、メッセージ
記憶手段に記憶されたメッセージに関連するメモリ位置
の識別及びメッセージ動作タイプと比較するステップ、 少なくとも１つの記憶メッセージに関連するメモリ位置
及び動作タイプが、受信メッセージに関連するメモリ位
置及び動作タイプに等しいと判定された場合に、 受信メッセージと記憶メッセージをコンバインして、コ
ンバインされたメッセージを生成するステップ、及び 記憶メッセージをコンバインされたメッセージで置き換
えるステップ、 を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/303,699 US5046000A (en) | 1989-01-27 | 1989-01-27 | Single-FIFO high speed combining switch |
| US303699 | 1989-01-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02234543A true JPH02234543A (ja) | 1990-09-17 |
Family
ID=23173292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015133A Pending JPH02234543A (ja) | 1989-01-27 | 1990-01-26 | デイジタル交換装置、メツセージ・コンバイニング・スイツチ及びその動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5046000A (ja) |
| EP (1) | EP0379709B1 (ja) |
| JP (1) | JPH02234543A (ja) |
| DE (1) | DE68923951T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2260835A (en) * | 1991-10-24 | 1993-04-28 | Ibm | Data processing system |
| SE469618B (sv) * | 1991-12-16 | 1993-08-02 | Ellemtel Utvecklings Ab | Multiplexor vid en digital vaeljare |
| US5377338A (en) * | 1993-10-12 | 1994-12-27 | Wang Laboratories, Inc. | Apparatus and methods for reducing numbers of read-modify-write cycles to a memory, and for improving DMA efficiency |
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| US5781787A (en) * | 1995-04-21 | 1998-07-14 | Lockheed Martin Corporation | Parallel program execution time with message consolidation |
| US6321274B1 (en) * | 1996-06-28 | 2001-11-20 | Microsoft Corporation | Multiple procedure calls in a single request |
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| WO2001016702A1 (en) | 1999-09-01 | 2001-03-08 | Intel Corporation | Register set used in multithreaded parallel processor architecture |
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| US6694380B1 (en) | 1999-12-27 | 2004-02-17 | Intel Corporation | Mapping requests from a processing unit that uses memory-mapped input-output space |
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| US7681018B2 (en) | 2000-08-31 | 2010-03-16 | Intel Corporation | Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set |
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| US7895239B2 (en) | 2002-01-04 | 2011-02-22 | Intel Corporation | Queue arrays in network devices |
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| US20140280713A1 (en) * | 2013-03-15 | 2014-09-18 | Schweitzer Engineering Laboratories, Inc. | Proxy Communication Between Devices in an Electrical Power System |
| US20140280714A1 (en) * | 2013-03-15 | 2014-09-18 | Schweitzer Engineering Laboratories, Inc. | Mixed-Mode Communication Between Devices in an Electrical Power System |
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| US20210382847A1 (en) * | 2020-06-09 | 2021-12-09 | Arteris, Inc. | SYSTEM AND METHOD FOR PERFORMING TRANSACTION AGGREGATION IN A NETWORK-ON-CHIP (NoC) |
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| DE3432469A1 (de) * | 1984-09-04 | 1986-03-06 | Messerschmitt-Bölkow-Blohm GmbH, 8012 Ottobrunn | Verfahren und vorrichtungen zum auslesen eines optoelektrischen detektors |
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-
1989
- 1989-01-27 US US07/303,699 patent/US5046000A/en not_active Expired - Fee Related
- 1989-12-21 EP EP89123610A patent/EP0379709B1/en not_active Expired - Lifetime
- 1989-12-21 DE DE68923951T patent/DE68923951T2/de not_active Expired - Fee Related
-
1990
- 1990-01-26 JP JP2015133A patent/JPH02234543A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4750154A (en) * | 1984-07-10 | 1988-06-07 | Prime Computer, Inc. | Memory alignment system and method |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68923951T2 (de) | 1996-04-18 |
| EP0379709A2 (en) | 1990-08-01 |
| US5046000A (en) | 1991-09-03 |
| EP0379709B1 (en) | 1995-08-23 |
| DE68923951D1 (de) | 1995-09-28 |
| EP0379709A3 (en) | 1992-04-08 |
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