JPH0519028A - 論理回路試験装置および論理回路の試験方法 - Google Patents
論理回路試験装置および論理回路の試験方法Info
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- JPH0519028A JPH0519028A JP3170824A JP17082491A JPH0519028A JP H0519028 A JPH0519028 A JP H0519028A JP 3170824 A JP3170824 A JP 3170824A JP 17082491 A JP17082491 A JP 17082491A JP H0519028 A JPH0519028 A JP H0519028A
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Abstract
(57)【要約】
【目的】良品検出率の高い論理回路試験装置および試験
方法を提供する。 【構成】３個のテストアダプタ３ａ，３ｂ，３ｃを有
し、２個の良品論理回路４ｂ，４ｃを装着させ、ランダ
ムパタンＳ２ｂ，Ｓ２ｃが入力された出力信号Ｓ４ｂ，
Ｓ４ｃを演算器５によって導かれる不定（ドント・ケ
ア）を除くデータＳ５と、テストアダプタ３ａに装着さ
れる被試験論理回路４ａに同一のランダムパタンＳ１を
入力したときに得られるデータＳ４ａとを比較器６にて
比較照合することにより、被試験論理回路４ａの良否判
定を行う。
方法を提供する。 【構成】３個のテストアダプタ３ａ，３ｂ，３ｃを有
し、２個の良品論理回路４ｂ，４ｃを装着させ、ランダ
ムパタンＳ２ｂ，Ｓ２ｃが入力された出力信号Ｓ４ｂ，
Ｓ４ｃを演算器５によって導かれる不定（ドント・ケ
ア）を除くデータＳ５と、テストアダプタ３ａに装着さ
れる被試験論理回路４ａに同一のランダムパタンＳ１を
入力したときに得られるデータＳ４ａとを比較器６にて
比較照合することにより、被試験論理回路４ａの良否判
定を行う。
Description
【０００１】
【産業上の利用分野】本発明は論理回路試験装置および
論理回路の試験方法に関し、特にランダムテスト生成法
を用いた論理回路試験装置および論理回路の試験方法に
関する。
論理回路の試験方法に関し、特にランダムテスト生成法
を用いた論理回路試験装置および論理回路の試験方法に
関する。
【０００２】
【従来の技術】従来の論理回路試験装置は図３に示すよ
うに、被試験および二つの良品論理回路４ａ，４ｂへの
入力となるランダムパタンＳ１を発生するランダムパタ
ン発生器１と、そのランダムパタンＳ１を２つに分配す
るランダムパタン分配器２ｂと、それから出力されるラ
ンダムパタン分配信号Ｓ２ａ，Ｓ２ｂを論理回路４ａ，
４ｂに印加して、そのテスト出力を伝達するための２つ
のテストアダプタ４ａ，４ｂ、アダプタ４ａ，４ｂの出
力信号Ｓ４ａ，Ｓ４ｂを比較する比較器６とその出力信
号Ｓ６を入力して判定結果Ｓ７を出力する判定器７を有
している。
うに、被試験および二つの良品論理回路４ａ，４ｂへの
入力となるランダムパタンＳ１を発生するランダムパタ
ン発生器１と、そのランダムパタンＳ１を２つに分配す
るランダムパタン分配器２ｂと、それから出力されるラ
ンダムパタン分配信号Ｓ２ａ，Ｓ２ｂを論理回路４ａ，
４ｂに印加して、そのテスト出力を伝達するための２つ
のテストアダプタ４ａ，４ｂ、アダプタ４ａ，４ｂの出
力信号Ｓ４ａ，Ｓ４ｂを比較する比較器６とその出力信
号Ｓ６を入力して判定結果Ｓ７を出力する判定器７を有
している。
【０００３】次にブロックの動作を説明する。先ず最初
にランダムパタン発生部１が発生したランダムパタンＳ
１は分配器２ｂにより二つの信号Ｓ２ａ，Ｓ２ｂに分配
され、テストアダプタ３ａ及びテストアダプタ３ｂに送
り込まれる。テストアダプタ３ａには被試験論理回路４
ａが装着されており、ランダムパタンＳ２ａに従って被
試験論理回路４ａのテストデータを比較器６の一方の入
力に送り、テストアダプタ３ｂには良品論理回路４ｂが
装着されており、ランダムパタンＳ１に従って良品論理
回路４ｂのデータＳ４ｂを比較器６のもう一方の入力に
送り比較器６により比較照合され、両方のテストデータ
Ｓ４ａ，Ｓ４ｂが一致した場合には判定器７によって被
試験論理回路４ａは良品の判定をされ、データの一部で
も一致しなかった場合不良品と判定される。
にランダムパタン発生部１が発生したランダムパタンＳ
１は分配器２ｂにより二つの信号Ｓ２ａ，Ｓ２ｂに分配
され、テストアダプタ３ａ及びテストアダプタ３ｂに送
り込まれる。テストアダプタ３ａには被試験論理回路４
ａが装着されており、ランダムパタンＳ２ａに従って被
試験論理回路４ａのテストデータを比較器６の一方の入
力に送り、テストアダプタ３ｂには良品論理回路４ｂが
装着されており、ランダムパタンＳ１に従って良品論理
回路４ｂのデータＳ４ｂを比較器６のもう一方の入力に
送り比較器６により比較照合され、両方のテストデータ
Ｓ４ａ，Ｓ４ｂが一致した場合には判定器７によって被
試験論理回路４ａは良品の判定をされ、データの一部で
も一致しなかった場合不良品と判定される。
【０００４】従って、従来の論理回路試験装置では、被
試験論理回路４ａ及び良品論理回路４ｂに対して共通の
条件でランダムパタンを印加し、その出力するテストデ
ータを比較器６で比較照合する。従ってすべてのテスト
パタンについてその出力するデータＳ４ａ，Ｓ４ｂが一
致すればその被試験回路４ａは良品となり、一致しない
ときは不良品と判定される。
試験論理回路４ａ及び良品論理回路４ｂに対して共通の
条件でランダムパタンを印加し、その出力するテストデ
ータを比較器６で比較照合する。従ってすべてのテスト
パタンについてその出力するデータＳ４ａ，Ｓ４ｂが一
致すればその被試験回路４ａは良品となり、一致しない
ときは不良品と判定される。
【０００５】
【発明が解決しようとする課題】上述した従来の論理回
路試験装置および論理回路の試験方法では、被試験論理
回路の出力信号が良品論理回路のものと完全に一致した
ときのみ被試験論理回路は良品と判定され得る。
路試験装置および論理回路の試験方法では、被試験論理
回路の出力信号が良品論理回路のものと完全に一致した
ときのみ被試験論理回路は良品と判定され得る。
【０００６】しかし実際の論理解路の動作時には、一般
にある特定の入力に対する出力が一律に決定されなくて
も問題のないパタン（いわゆるドント・ケアのパタン）
状態が多数存在しており、同一の良品の論理回路でも同
一パタンに対して異るデータを出すことがあるために、
実際には動作上問題のない良品の被試験論理回路を不良
として判定してしまうという問題点があった。
にある特定の入力に対する出力が一律に決定されなくて
も問題のないパタン（いわゆるドント・ケアのパタン）
状態が多数存在しており、同一の良品の論理回路でも同
一パタンに対して異るデータを出すことがあるために、
実際には動作上問題のない良品の被試験論理回路を不良
として判定してしまうという問題点があった。
【０００７】
【課題を解決するための手段】本発明の論理回路試験装
置は、被試験論理回路への入力となるランダムパタンを
発生するランダムパタン発生器と、装着されている前記
被試験および２個以上の良品論理回路に前記ランダムパ
タンを印加してそのテスト出力を伝達する３個以上のテ
ストアダプタと、前記複数の良品論理回路の出力信号を
入力として該出力信号のデータの異る部分はドント・ケ
アとして演算して比較パタンを出力する演算器と、前記
被試験論理回路に接続するテストアダプタの出力信号と
前記比較パタンとを入力して比較する比較器と、該比較
器の出力信号を入力して判定信号を出力する判定部とを
有して構成されている。
置は、被試験論理回路への入力となるランダムパタンを
発生するランダムパタン発生器と、装着されている前記
被試験および２個以上の良品論理回路に前記ランダムパ
タンを印加してそのテスト出力を伝達する３個以上のテ
ストアダプタと、前記複数の良品論理回路の出力信号を
入力として該出力信号のデータの異る部分はドント・ケ
アとして演算して比較パタンを出力する演算器と、前記
被試験論理回路に接続するテストアダプタの出力信号と
前記比較パタンとを入力して比較する比較器と、該比較
器の出力信号を入力して判定信号を出力する判定部とを
有して構成されている。
【０００８】また本発明の論理回路の試験方法は、被試
験論理回路および２個以上の良品論理回路とに同一のラ
ンダムパタンを印加して前記二つの論理回路のテスト出
力を比較することを含む論理回路の試験方法において、
前記被試験論理回路と複数の前記良品論理回路とに同一
のランダムパタンを印加して前記複数のそれぞれの良品
論理回路のテスト出力信号のデータが異っている特には
ドント・ケアとして、また全部同一のときにはそれを比
較パタンとして演算出力し、前記被試験論理回路と前期
比較パタンとを比較する際に前記ドント・ケアとなって
いるパタン部分では、前記被試験論理回路の出力信号の
如何に関わらず一致しているものと判定して比較して構
成されている。
験論理回路および２個以上の良品論理回路とに同一のラ
ンダムパタンを印加して前記二つの論理回路のテスト出
力を比較することを含む論理回路の試験方法において、
前記被試験論理回路と複数の前記良品論理回路とに同一
のランダムパタンを印加して前記複数のそれぞれの良品
論理回路のテスト出力信号のデータが異っている特には
ドント・ケアとして、また全部同一のときにはそれを比
較パタンとして演算出力し、前記被試験論理回路と前期
比較パタンとを比較する際に前記ドント・ケアとなって
いるパタン部分では、前記被試験論理回路の出力信号の
如何に関わらず一致しているものと判定して比較して構
成されている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示すブロック図であ
る。ランダムパタン発生器１は論理回路４ａ〜４ｃに印
加されるランダムパタンＳ１を発生する。分配器１２は
ランダムパタンＳ１を使用するテストアダプタ３ａ〜３
ｃの数３に合わせ分配する装置である。テストアダプタ
３ｂ及び３ｃは良品論理回路４ｂ，４ｃを装着しそのテ
スト出力信号Ｓ４ｂ，Ｓ４ｃは演算器５に入力されてい
る。
る。図１は本発明の第１の実施例を示すブロック図であ
る。ランダムパタン発生器１は論理回路４ａ〜４ｃに印
加されるランダムパタンＳ１を発生する。分配器１２は
ランダムパタンＳ１を使用するテストアダプタ３ａ〜３
ｃの数３に合わせ分配する装置である。テストアダプタ
３ｂ及び３ｃは良品論理回路４ｂ，４ｃを装着しそのテ
スト出力信号Ｓ４ｂ，Ｓ４ｃは演算器５に入力されてい
る。
【００１０】演算器５はテスト出力信号Ｓ４ｂ，４ｃを
入力して比べ、そのテスト出力データ値に異っているパ
タンがあればその部分を不定（ドント・ケア）として演
算出力する。比較器６は被試験論理回路４ａを装着され
たテストアダプタ３ａからのテスト出力データＳ４ａと
演算器５の比較出力信号Ｓ５を比較する。この際に演算
器５の比較出力信号Ｓ５において、信号Ｓ４ｂ，Ｓ４ｃ
のなかの不定（ドント・ケア）となっているパタンに対
しては、テストアダプタ３ａの出力信号４ａの如何に関
わらず一致しているとみなす。
入力して比べ、そのテスト出力データ値に異っているパ
タンがあればその部分を不定（ドント・ケア）として演
算出力する。比較器６は被試験論理回路４ａを装着され
たテストアダプタ３ａからのテスト出力データＳ４ａと
演算器５の比較出力信号Ｓ５を比較する。この際に演算
器５の比較出力信号Ｓ５において、信号Ｓ４ｂ，Ｓ４ｃ
のなかの不定（ドント・ケア）となっているパタンに対
しては、テストアダプタ３ａの出力信号４ａの如何に関
わらず一致しているとみなす。
【００１１】この様な条件のもとで比較が実行され、そ
の結果テストデータＳ４ａと演算器５の結果信号Ｓ５が
一致していれば、試験論理回路４ａは良品とみなされ、
判定部７により良品としての判定信号Ｓ７が表示され
る。また、結果信号Ｓ５が異なていれば、不良品として
判定出力される。
の結果テストデータＳ４ａと演算器５の結果信号Ｓ５が
一致していれば、試験論理回路４ａは良品とみなされ、
判定部７により良品としての判定信号Ｓ７が表示され
る。また、結果信号Ｓ５が異なていれば、不良品として
判定出力される。
【００１２】図２は本発明の第２の実施例を示すブロッ
ク図である。本実施例ではテストアダプタの数が４個に
なっており、３個の良品である論理回路３ｂ〜３ｄをテ
ストアダプタ４ｂ〜４ｄに装着する。
ク図である。本実施例ではテストアダプタの数が４個に
なっており、３個の良品である論理回路３ｂ〜３ｄをテ
ストアダプタ４ｂ〜４ｄに装着する。
【００１３】本実施例論理回路では演算器５は３つのテ
スト出力信号Ｓ４ｂ〜Ｓ４ｄを入力し、り良品論理回路
４ｂ〜４ｄの出力信号Ｓ４ｂ〜Ｓ４ｄのいずれかが他と
異った場合に、多数決により２個の良品論理回路が出力
している値を選択して出力する。つまり、例えば出力信
号４ｂが“１”，Ｓ４ｃが“０”，Ｓ４ｄが“１”の場
合に、“１”を出力した良品論理回路が２個あるので、
演算器５の出力する比較信号Ｓ５としては“１”が選ば
れる。この様にして決定された信号出力に従って、第１
の実施例と同様の比較判定が実行される。
スト出力信号Ｓ４ｂ〜Ｓ４ｄを入力し、り良品論理回路
４ｂ〜４ｄの出力信号Ｓ４ｂ〜Ｓ４ｄのいずれかが他と
異った場合に、多数決により２個の良品論理回路が出力
している値を選択して出力する。つまり、例えば出力信
号４ｂが“１”，Ｓ４ｃが“０”，Ｓ４ｄが“１”の場
合に、“１”を出力した良品論理回路が２個あるので、
演算器５の出力する比較信号Ｓ５としては“１”が選ば
れる。この様にして決定された信号出力に従って、第１
の実施例と同様の比較判定が実行される。
【００１４】
【発明の効果】以上説明したように本発明は、良品用の
複数のテストアダプタとそのテスト出力信号を演算した
演算結果を被試験論理回路のテスト出力信号と比較する
ことにより、良品検出率の高く且つ故障検出精度が従来
例と変わらない論理回路の試験を行うことができるとい
う効果を有する。
複数のテストアダプタとそのテスト出力信号を演算した
演算結果を被試験論理回路のテスト出力信号と比較する
ことにより、良品検出率の高く且つ故障検出精度が従来
例と変わらない論理回路の試験を行うことができるとい
う効果を有する。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】従来の論理回路試験装置の一例のブロック図で
ある。
ある。
１ ランダムパタン発生器
２ ランダムパタン分配器
３ａ，３ｂ，３ｃ，３ｄ テストアダプタ
４ａ 被試験論理回路
４ｂ，４ｃ，４ｄ 良品論理回路
５ 演算器
６ 比較器
７ 判定器
Claims (3)
- 【請求項１】 被試験論理回路への入力するランダムパ
タンを発生するランダムパタン発生器と、装着されてい
る前記被試験および複数の良品論理回路に前記ランダム
パタンを印加してそのテスト出力を伝達する３個以上の
テストアダプタと、前記複数の良品論理回路の出力信号
を入力して該出力信号のデータの異る部分はドント・ケ
アとして演算して比較パタンを出力する演算器と、前記
被試験論理回路に接続するテストアダプタの出力信号と
前記比較パタンとを入力して比較する比較器と、該比較
器の出力信号を入力して判定信号を出力する判定部とを
有することを特徴とする論理回路試験装置。 - 【請求項２】 被試験論理回路および２個以上の良品論
理回路とに同一のランダムパタンを印加して前記二つの
論理回路のテスト出力を比較することを含む論理回路の
試験方法において、前記被試験論理回路と複数の前記良
品論理回路とに同一のランダムパタンを印加して前記複
数のそれぞれの良品論理回路のテスト出力信号のデータ
が異っている場合にはドント・ケアとして、また全部同
一のときにはそれを比較パタンとして演算出力し、前記
被試験論理回路と前期比較パタンとを比較する際に前記
ドント・ケアとなっているパタン部分では、前記被試験
論理回路の出力信号の如何に関わらず一致しているもの
とみなし判定して比較することを特徴とする論理回路の
試験方法。 - 【請求項３】 前記良品論理回路が３個以上あってそれ
ぞれの出力信号のデータが異なっている場合には、前記
出力信号のデータのうち過半数以上が同一である価を前
記比較パタンとみなして採用する演算であることを特徴
とする請求項２記載の論理回路の試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170824A JPH0519028A (ja) | 1991-07-11 | 1991-07-11 | 論理回路試験装置および論理回路の試験方法 |
| US07/912,758 US5392298A (en) | 1991-07-11 | 1992-07-13 | Testing apparatus for exactly discriminating defective product from acceptable product and testing method used therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170824A JPH0519028A (ja) | 1991-07-11 | 1991-07-11 | 論理回路試験装置および論理回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519028A true JPH0519028A (ja) | 1993-01-26 |
Family
ID=15912014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170824A Pending JPH0519028A (ja) | 1991-07-11 | 1991-07-11 | 論理回路試験装置および論理回路の試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5392298A (ja) |
| JP (1) | JPH0519028A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7137048B2 (en) * | 2001-02-02 | 2006-11-14 | Rambus Inc. | Method and apparatus for evaluating and optimizing a signaling system |
| US6055661A (en) * | 1994-06-13 | 2000-04-25 | Luk; Fong | System configuration and methods for on-the-fly testing of integrated circuits |
| JP2654352B2 (ja) * | 1994-07-29 | 1997-09-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US5729553A (en) * | 1994-08-29 | 1998-03-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with a testable block |
| US7103816B2 (en) * | 2001-01-23 | 2006-09-05 | Cadence Design Systems, Inc. | Method and system for reducing test data volume in the testing of logic products |
| US6782501B2 (en) | 2001-01-23 | 2004-08-24 | Cadence Design Systems, Inc. | System for reducing test data volume in the testing of logic products |
| US7490275B2 (en) | 2001-02-02 | 2009-02-10 | Rambus Inc. | Method and apparatus for evaluating and optimizing a signaling system |
| US6873939B1 (en) | 2001-02-02 | 2005-03-29 | Rambus Inc. | Method and apparatus for evaluating and calibrating a signaling system |
| CN1459027A (zh) * | 2001-03-13 | 2003-11-26 | 皇家菲利浦电子有限公司 | 具有改进的可靠性的集成电路测试装置 |
| US7076377B2 (en) * | 2003-02-11 | 2006-07-11 | Rambus Inc. | Circuit, apparatus and method for capturing a representation of a waveform from a clock-data recovery (CDR) unit |
| JP5843358B2 (ja) * | 2010-01-15 | 2016-01-13 | 国立大学法人 奈良先端科学技術大学院大学 | 半導体集積回路のテストパターン生成方法、プログラム、およびコンピュータ読み取り可能な記録媒体 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4015246A (en) * | 1975-04-14 | 1977-03-29 | The Charles Stark Draper Laboratory, Inc. | Synchronous fault tolerant multi-processor system |
| US4801870A (en) * | 1985-06-24 | 1989-01-31 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
| US4843608A (en) * | 1987-04-16 | 1989-06-27 | Tandem Computers Incorporated | Cross-coupled checking circuit |
| US4924467A (en) * | 1988-08-24 | 1990-05-08 | Unisys Corporation | System for checking duplicate logic using complementary residue codes to achieve high error coverage with a minimum of interface signals |
| US4942576A (en) * | 1988-10-24 | 1990-07-17 | Micron Technology, Inc. | Badbit counter for memory testing |
| US4943969A (en) * | 1988-11-28 | 1990-07-24 | Unisys Corporation | Isolation for failures of input signals supplied to dual modules which are checked by comparison |
| US5228042A (en) * | 1991-02-07 | 1993-07-13 | Northern Telecom Limited | Method and circuit for testing transmission paths |
-
1991
- 1991-07-11 JP JP3170824A patent/JPH0519028A/ja active Pending
-
1992
- 1992-07-13 US US07/912,758 patent/US5392298A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5392298A (en) | 1995-02-21 |
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