JPS6073767A - 障害装置検出方式 - Google Patents
障害装置検出方式Info
- Publication number
- JPS6073767A JPS6073767A JP58181460A JP18146083A JPS6073767A JP S6073767 A JPS6073767 A JP S6073767A JP 58181460 A JP58181460 A JP 58181460A JP 18146083 A JP18146083 A JP 18146083A JP S6073767 A JPS6073767 A JP S6073767A
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- Japan
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- dma
- control unit
- controller
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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- Engineering & Computer Science (AREA)
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- Debugging And Monitoring (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は通信制御システムにおいて回線対応制御部によ
るＤＭ大人転送中障害が発生したとき。
るＤＭ大人転送中障害が発生したとき。
その障害の発生した回線対応制御部の位置を検出する障
害装置検出方式に関する。
害装置検出方式に関する。
従来のＤＭＡ （Ｉ）ｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃ
ｃａａｓ ）機能を有する複数の回線対応制御部を有す
る通信制御システムでは１例えに第１図に示す如く、主
プｐセッサ部１−１と主記憶部１−２とＤＭＡ競合制御
部１−３と障害検出部１−４を有する中央制御装置１と
。
ｃａａｓ ）機能を有する複数の回線対応制御部を有す
る通信制御システムでは１例えに第１図に示す如く、主
プｐセッサ部１−１と主記憶部１−２とＤＭＡ競合制御
部１−３と障害検出部１−４を有する中央制御装置１と
。
ＤＭＡ機能をもつ複数の回線対応制御部２−１を有する
回線制御装置２とで構成されており、これらの装置はメ
モリ・アクセス機能ス３と、各回線対応制御部２−１か
らのＤＭＡ要求線４．４・・・・・・で接続されている
。
回線制御装置２とで構成されており、これらの装置はメ
モリ・アクセス機能ス３と、各回線対応制御部２−１か
らのＤＭＡ要求線４．４・・・・・・で接続されている
。
ととでＤＭＡ競合制御部１−３７′ｉ回線対応制御部２
−１．２−１・・・・・・から ＤＭＡ要求が行われた
とき。
−１．２−１・・・・・・から ＤＭＡ要求が行われた
とき。
所定の制御アルゴリズムにもとづき選択された回−２が
ＤＭＡ転送中に障害が発生したとき１例えげパリティ・
エラーが発生したとき、それを障害検出部１−４で検出
し、ＤＭＡ競合制御部１−３で選択したＤＭＡ要求線に
より回線対応制御部２−１の位置を識別し、その旨を主
プロセツサ部１−１に通知する方法がとられている。
ＤＭＡ転送中に障害が発生したとき１例えげパリティ・
エラーが発生したとき、それを障害検出部１−４で検出
し、ＤＭＡ競合制御部１−３で選択したＤＭＡ要求線に
より回線対応制御部２−１の位置を識別し、その旨を主
プロセツサ部１−１に通知する方法がとられている。
しかし、第１図の場合には、各回線対応制御部２−１と
ＤＭＡ競合制御部１−６とを直接ＤＭＡ要求線４により
接続しているので９回線制御装置２が多数ある場合、中
央制御装置１とのＤＭＡ要求線４が多くなり、特にこれ
らの装置間が離れていると不経済でるる。しかも回ｍ制
御装置ｔ２が増設単位であるために、将来の増設を考え
て製作したときＤＭＡ競合制御部１−３の回路が大きく
なし、初期投資が大きくなる欠点がある。
ＤＭＡ競合制御部１−６とを直接ＤＭＡ要求線４により
接続しているので９回線制御装置２が多数ある場合、中
央制御装置１とのＤＭＡ要求線４が多くなり、特にこれ
らの装置間が離れていると不経済でるる。しかも回ｍ制
御装置ｔ２が増設単位であるために、将来の増設を考え
て製作したときＤＭＡ競合制御部１−３の回路が大きく
なし、初期投資が大きくなる欠点がある。
このような欠点を改善するため、従来では、第２図の如
き構成が使用されている。第２図では。
き構成が使用されている。第２図では。
中央制御装置１内に上位ＤＭＡ競合制御部１−５を設け
るとともに、各回線制御装置２内に下位ＤＭＡ競合制御
部２−２を設け、同一回線制御装置２間における回線対
応制御部２−１．２−１・・・・・・でのＤＭＡ要求の
競合をこの下位ＤＭＡ競合制御部２−２にて調整する。
るとともに、各回線制御装置２内に下位ＤＭＡ競合制御
部２−２を設け、同一回線制御装置２間における回線対
応制御部２−１．２−１・・・・・・でのＤＭＡ要求の
競合をこの下位ＤＭＡ競合制御部２−２にて調整する。
これによれば中央制御装置１と各回線制御装置２間の配
線は下位ＤＭＡ競合制御部２−２からのＤＭＡ要求ｌｌ
１１５で接続できるので、接続線数を少くでき、ｔた中
央制御装置１内の回路量も少なくして初期投資を少なく
できる。
線は下位ＤＭＡ競合制御部２−２からのＤＭＡ要求ｌｌ
１１５で接続できるので、接続線数を少くでき、ｔた中
央制御装置１内の回路量も少なくして初期投資を少なく
できる。
この場合、中央制御装置１内に障害検出部があっても下
位ＤＭＡ競合制御部２−２でしばられたＤＭＡ要求が行
われているため、障害があった場合どの回線対応制御部
２−１のＤＭＡ要求のものかその位ｉｉまで知ることが
できない。それ故、障害がおったとき、各回線対応制御
部２−１内で障害情報を保持しておき、主プロセツサ１
−１からの定期周期の読取りにより知る手段が考えられ
るが。
位ＤＭＡ競合制御部２−２でしばられたＤＭＡ要求が行
われているため、障害があった場合どの回線対応制御部
２−１のＤＭＡ要求のものかその位ｉｉまで知ることが
できない。それ故、障害がおったとき、各回線対応制御
部２−１内で障害情報を保持しておき、主プロセツサ１
−１からの定期周期の読取りにより知る手段が考えられ
るが。
これでは主プロセッサ１−１からは読取り周期がくるま
で障害の存在を知ることができないため。
で障害の存在を知ることができないため。
障害対応処理に時間がかかり９通信の混乱をまねく欠点
がある。また読取り周期を短かくすれば主プロセツサ１
−１の処理負担増となる欠点がおる。
がある。また読取り周期を短かくすれば主プロセツサ１
−１の処理負担増となる欠点がおる。
本発明はこれらの欠点を改善するため、下位競合制御部
が回線対応制御部からのＤＭＡ要求を選択するときに発
生する集束された回線対応制御部の位置情報を共通バス
経由で中央制御装置内の障害検出部に通知するようにし
た障害装置検出方式を提供することで娶る。
が回線対応制御部からのＤＭＡ要求を選択するときに発
生する集束された回線対応制御部の位置情報を共通バス
経由で中央制御装置内の障害検出部に通知するようにし
た障害装置検出方式を提供することで娶る。
この目的を達成するため９本発明の障害装置検出方式で
は、主プロセツサ部と主記憶部と上位ダイレクト・メモ
リ・アクセス競合制御部を備えた中央制御装置と、この
中央制御装置と離れた位置にありダイレクト・メモリ・
アクセス機能を持つ複数の回線対応制御部と下位ダイレ
クト・メモリ・アクセス競合制御部を有する回線制御装
置群から構成される通信制御システムにおいて９回線対
応制御部と主記憶部との間でダイレクトΦメモリ・アク
セス・データ転送時に障害の有無を検出する障害検出部
と、下位ダイレクト・メモリ・アクセス競合制御部から
選択した回線対応制御部の位置を示す回線対応制御部位
置情報を通知する共通バス手段を設け、障害検出部で障
害が検出されたとき上位ダイレクト・メモリ・アクセス
競合制御部における選択情報と上記回線対応制御部位置
情報によね障害の位置した回線対応制御部を検出するよ
うＫした仁とを特徴とする。
は、主プロセツサ部と主記憶部と上位ダイレクト・メモ
リ・アクセス競合制御部を備えた中央制御装置と、この
中央制御装置と離れた位置にありダイレクト・メモリ・
アクセス機能を持つ複数の回線対応制御部と下位ダイレ
クト・メモリ・アクセス競合制御部を有する回線制御装
置群から構成される通信制御システムにおいて９回線対
応制御部と主記憶部との間でダイレクトΦメモリ・アク
セス・データ転送時に障害の有無を検出する障害検出部
と、下位ダイレクト・メモリ・アクセス競合制御部から
選択した回線対応制御部の位置を示す回線対応制御部位
置情報を通知する共通バス手段を設け、障害検出部で障
害が検出されたとき上位ダイレクト・メモリ・アクセス
競合制御部における選択情報と上記回線対応制御部位置
情報によね障害の位置した回線対応制御部を検出するよ
うＫした仁とを特徴とする。
〔発明の実施例〕
本発明の一実施例を第６図及び第４図にもとづき説明す
る。
る。
第３図は本発明の一実施例構成図、第４図はその下位Ｄ
ＭＡ競合制御部の詳細図である。
ＭＡ競合制御部の詳細図である。
図中１１ ｂｔｉ上位ＤＭＡ競合制御部であって下位Ｄ
ＭＡ競合制御部２−３・・・・・・２−３からＤＭＡ要
求が行われたとき使用権を付与するもの、１−７は障害
検出部であってＤＭＡ転送中の障害を検出するのみなら
ず、このときＤＭＡ競合制御部１−６から使用権が付与
された下位ＤＭＡ競合制御部２−６・・・・・・２−３
を認識し、またこの使用権の付与された下位ＤＭＡ競合
制御部２−３から伝達された集束情報１０により示され
る回線対応制御部２−１の位置情報を検出して主プロセ
ツサ部１−１にＤＭＡ転送中に障害の発生した回線対応
制御部２−１の位置を報告するものでｂる。
ＭＡ競合制御部２−３・・・・・・２−３からＤＭＡ要
求が行われたとき使用権を付与するもの、１−７は障害
検出部であってＤＭＡ転送中の障害を検出するのみなら
ず、このときＤＭＡ競合制御部１−６から使用権が付与
された下位ＤＭＡ競合制御部２−６・・・・・・２−３
を認識し、またこの使用権の付与された下位ＤＭＡ競合
制御部２−３から伝達された集束情報１０により示され
る回線対応制御部２−１の位置情報を検出して主プロセ
ツサ部１−１にＤＭＡ転送中に障害の発生した回線対応
制御部２−１の位置を報告するものでｂる。
下位ＤＭＡ競合制御部２−３には、第４図に示す如く、
集束回路８と展開回路１１が設けられ。
集束回路８と展開回路１１が設けられ。
また集束情報１０を集束情報共通バス乙に送出するよう
に構成されている。そしてこの集束情報共通パス６は障
害検出部１−７にも接続されている。
に構成されている。そしてこの集束情報共通パス６は障
害検出部１−７にも接続されている。
次に本発明の動作を第３図、第４図により説明する。い
ま、各回線対応制御部２−１・・・・・・２−１からＤ
ＭＡ要求信号７−０・・・・・・７−１が第４図に示す
如く発生すると、各要求を集束回１８８で例えばＤＭＡ
要求信号７−０を選択し、上位ＤＭＡ競合制御部１−６
へＤＭＡ要求信号５を送出する。上位ＤＭＡ競合制御部
１−６は選択した下位ＤＭＡ競合制御部２−３に対しＤ
ＭＡ受付信号９を返送する。
ま、各回線対応制御部２−１・・・・・・２−１からＤ
ＭＡ要求信号７−０・・・・・・７−１が第４図に示す
如く発生すると、各要求を集束回１８８で例えばＤＭＡ
要求信号７−０を選択し、上位ＤＭＡ競合制御部１−６
へＤＭＡ要求信号５を送出する。上位ＤＭＡ競合制御部
１−６は選択した下位ＤＭＡ競合制御部２−３に対しＤ
ＭＡ受付信号９を返送する。
下位ＤＭＡ９合制御部２−５は上記ＤＭＡ要求信号選択
時に発生するＤＭＡ要求信号７−０を選択したことを示
す集束情報１０によｐ展開回路１１を開け、これによシ
今度は上記ＤＭＡ要求信号７−〇に応答するＤＭＡ受付
信号１２−０をその要求元の回線対応制御部２−１に返
送する。これによりＤＭＡ受付信号１２−０が返送され
た回線対応制御部２−１がそれ以後メモリ・アクセス・
パス３を使用してＤＭＡ転送を行う。
時に発生するＤＭＡ要求信号７−０を選択したことを示
す集束情報１０によｐ展開回路１１を開け、これによシ
今度は上記ＤＭＡ要求信号７−〇に応答するＤＭＡ受付
信号１２−０をその要求元の回線対応制御部２−１に返
送する。これによりＤＭＡ受付信号１２−０が返送され
た回線対応制御部２−１がそれ以後メモリ・アクセス・
パス３を使用してＤＭＡ転送を行う。
ところでこの選択動作時に発生する上記集束情報１０が
集束情報共通バス６を経由しており、障害検出部１−７
においてＤＭＡ転送中の障害を検出したときこの集束情
報と上位ＤＭＡ競合制御部１−６で同様に発生する下位
ＤＭＡ競合制御部２−３の位置情報により、該当回線対
応制御部の位置を認識して、これを主プロセツサ部１−
１に即座に通知することができる。
集束情報共通バス６を経由しており、障害検出部１−７
においてＤＭＡ転送中の障害を検出したときこの集束情
報と上位ＤＭＡ競合制御部１−６で同様に発生する下位
ＤＭＡ競合制御部２−３の位置情報により、該当回線対
応制御部の位置を認識して、これを主プロセツサ部１−
１に即座に通知することができる。
本発明によればＤＭＡ競合制御部を分散化することによ
る初期ハード量を減少することができるとともに９分散
化しても障害発生時の回線対応制御部を直ちに主プロセ
ツサ部が認識できるため。
る初期ハード量を減少することができるとともに９分散
化しても障害発生時の回線対応制御部を直ちに主プロセ
ツサ部が認識できるため。
障害検出時間の遅延による通信の混乱を防止することが
できる。
できる。
第１図及び第２図は従来の通信制御システム構成図、第
６図は本発明の一実施例構成図、第４図は本発明におけ
る下位ＤＭＡ競合制御部の回路構成の一例である。 図中、１は中央制御装置、１−１は主プロセッサ部、１
−２は主記憶部、１−３はＤＭＡ競合制御部、１−４は
障害検出部、１−５．１−６ は上位ＤＭＡ競合制御部
、１−７は障害検出部、２は回線制御装置、２−１は回
線対応制御部、２−２．２−６は下位ＤＭＡ競合制御部
、３はメモリ・アクセス・パス、４．５はＤＭＡ要求線
、６は集束情報共通バス、７−０〜７−１はＤＭＡ要求
信号、８は集束回路、９鉱ＤＭＡ受付信号、１０は集束
情報、１１は展開回路、１２−０〜１２−ＩはＤＭＡ受
付信号を示す。 特許出願人 富士通株式会社（外１名）代理人弁理士
山 谷 晧 榮
６図は本発明の一実施例構成図、第４図は本発明におけ
る下位ＤＭＡ競合制御部の回路構成の一例である。 図中、１は中央制御装置、１−１は主プロセッサ部、１
−２は主記憶部、１−３はＤＭＡ競合制御部、１−４は
障害検出部、１−５．１−６ は上位ＤＭＡ競合制御部
、１−７は障害検出部、２は回線制御装置、２−１は回
線対応制御部、２−２．２−６は下位ＤＭＡ競合制御部
、３はメモリ・アクセス・パス、４．５はＤＭＡ要求線
、６は集束情報共通バス、７−０〜７−１はＤＭＡ要求
信号、８は集束回路、９鉱ＤＭＡ受付信号、１０は集束
情報、１１は展開回路、１２−０〜１２−ＩはＤＭＡ受
付信号を示す。 特許出願人 富士通株式会社（外１名）代理人弁理士
山 谷 晧 榮
Claims (1)
- 主プ四セッサ部と主記憶部と上位ダイレクト・メモリｅ
アクセス競合制御部を備えた中央制御装置と、この中央
制御装置と離れた位置にありグイレフト・メモリ・アク
セス機能を持つ複数の回線対応制御部と下位ダイレクト
・メモリ書アクセス競合制御部を有する回線制御装置群
から構成される通信制御システムにおいて１回線対応制
御部と主記憶部との間でダイレクト書メモリ・アクセス
・データ転送時に障害の有無を検出する障害検出部と、
下位ダイレクト拳メモリ・アクセス競合制御部から選択
した回線対応制御部の位置を示す回線対応制御部位置情
報を通知する共通バス手段を設け、障害検出部で障害が
検出されたとき上位ダイレクト・メモリ・アクセス競合
制御部における選択情報と上記回線対応制御部位置情報
により障害の位置した回線対応制御部を検出するように
したことを特徴とする障害装置検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181460A JPS6073767A (ja) | 1983-09-29 | 1983-09-29 | 障害装置検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181460A JPS6073767A (ja) | 1983-09-29 | 1983-09-29 | 障害装置検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6073767A true JPS6073767A (ja) | 1985-04-25 |
| JPH0475546B2 JPH0475546B2 (ja) | 1992-12-01 |
Family
ID=16101140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181460A Granted JPS6073767A (ja) | 1983-09-29 | 1983-09-29 | 障害装置検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0332351A2 (en) * | 1988-03-09 | 1989-09-13 | Fujitsu Limited | Direct memory access controller |
| KR20030074866A (ko) * | 2002-03-14 | 2003-09-22 | 엘지산전 주식회사 | 배전 자동화용 개폐기기의 선로고장 제어장치 |
-
1983
- 1983-09-29 JP JP58181460A patent/JPS6073767A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0332351A2 (en) * | 1988-03-09 | 1989-09-13 | Fujitsu Limited | Direct memory access controller |
| KR20030074866A (ko) * | 2002-03-14 | 2003-09-22 | 엘지산전 주식회사 | 배전 자동화용 개폐기기의 선로고장 제어장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475546B2 (ja) | 1992-12-01 |
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