JPH0475546B2 - - Google Patents
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- Publication number
- JPH0475546B2 JPH0475546B2 JP58181460A JP18146083A JPH0475546B2 JP H0475546 B2 JPH0475546 B2 JP H0475546B2 JP 58181460 A JP58181460 A JP 58181460A JP 18146083 A JP18146083 A JP 18146083A JP H0475546 B2 JPH0475546 B2 JP H0475546B2
- Authority
- JP
- Japan
- Prior art keywords
- control unit
- dma
- memory access
- line
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 238000001514 detection method Methods 0.000 claims description 16
- 238000004891 communication Methods 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- XTKDAFGWCDAMPY-UHFFFAOYSA-N azaperone Chemical compound C1=CC(F)=CC=C1C(=O)CCCN1CCN(C=2N=CC=CC=2)CC1 XTKDAFGWCDAMPY-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は通信制御システムにおいて回線対応制
御部によるDMA転送中に障害が発生したとき、
その障害の発生した回線対応制御部の位置を検出
する障害装置検出方式に関する。
御部によるDMA転送中に障害が発生したとき、
その障害の発生した回線対応制御部の位置を検出
する障害装置検出方式に関する。
従来のDMA（Direct Memory Access）機能
を有する複数の回線対応制御部を有する通信制御
システムでは、例えば第１図に示す如く、主プロ
セツサ部１−１と主記憶部１−２とDMA競合制
御部１−３と障害検出部１−４を有する中央制御
装置１と、DMA機能をもつ複数の回線対応制御
部２−１を有する回線制御装置２とで構成されて
おり、これらの装置はメモリ・アクセス・バス３
と、各回線対応制御部２−１からのDMA要求線
４，４……で接続されている。
を有する複数の回線対応制御部を有する通信制御
システムでは、例えば第１図に示す如く、主プロ
セツサ部１−１と主記憶部１−２とDMA競合制
御部１−３と障害検出部１−４を有する中央制御
装置１と、DMA機能をもつ複数の回線対応制御
部２−１を有する回線制御装置２とで構成されて
おり、これらの装置はメモリ・アクセス・バス３
と、各回線対応制御部２−１からのDMA要求線
４，４……で接続されている。
ここでDMA競合制御部１−３は回線対応制御
部２−１，２−１……からDMA要求が行われた
とき、所定の制御アルゴリズムにもとづき選択さ
れた回線対応制御部に対してDMAを許可するも
のである。この場合、回線対応制御部２−１と主
記憶装置１−２がDMA転送中に障害が発生した
とき、例えばパリテイ・エラーが発生したとき、
それを障害検出部１−４で検出し、DMA競合制
御部１−３で選択したDMA要求線により回線対
応制御部２−１の位置を識別し、その旨を主プロ
セツサ部１−１に通知する方法がとられている。
部２−１，２−１……からDMA要求が行われた
とき、所定の制御アルゴリズムにもとづき選択さ
れた回線対応制御部に対してDMAを許可するも
のである。この場合、回線対応制御部２−１と主
記憶装置１−２がDMA転送中に障害が発生した
とき、例えばパリテイ・エラーが発生したとき、
それを障害検出部１−４で検出し、DMA競合制
御部１−３で選択したDMA要求線により回線対
応制御部２−１の位置を識別し、その旨を主プロ
セツサ部１−１に通知する方法がとられている。
しかし、第１図の場合には、各回線対応制御部
２−１とDMA競合制御部１−３とを直接DMA
要求線４により接続しているので、回線制御装置
２が多数ある場合、中央制御装置１とのDMA要
求線４が多くなり、特にこれらの装置間が離れて
いると不経済である。しかも回線制御装置２が増
設単位であるために、将来の増設を考えて製作し
たときDMA競合制御部１−３の回路が大きくな
り、初期投資が大きくなる欠点がある。
２−１とDMA競合制御部１−３とを直接DMA
要求線４により接続しているので、回線制御装置
２が多数ある場合、中央制御装置１とのDMA要
求線４が多くなり、特にこれらの装置間が離れて
いると不経済である。しかも回線制御装置２が増
設単位であるために、将来の増設を考えて製作し
たときDMA競合制御部１−３の回路が大きくな
り、初期投資が大きくなる欠点がある。
このような欠点を改善するため、従来では、第
２図の如き構成が使用されている。第２図では、
中央制御装置１内に上位DMA競合制御部１−５
を設けるとともに、各回線制御装置２内に下位
DMA競合制御部２−２を設け、同一回線制御装
置２間における回線対応制御部２−１，２−１…
…でのDMA要求の競合をこの下位DMA競合制
御部２−２にて調整する。これによれば中央制御
装置１と各回線制御装置２間の配線は下位DMA
競合制御部２−２からのDMA要求線５で接続で
きるので、接続線数を少くでき、また中央制御装
置１内の回路量も少なくして初期投資を少なくで
きる。この場合、中央制御装置１内に障害検出部
があつても下位DMA競合制御部２−２でしぼら
れたDMA要求が行われているため、障害があつ
た場合どの回線対応制御部２−１のDMA要求の
ものかその位置まで知ることができない。それ
故、障害があつたとき、各回線対応制御部２−１
内で障害情報を保持しておき、主プロセツサ１−
１からの定期周期の読取りにより知る手段が考え
られるが、これでは主プロセツサ１−１からは読
取り周期がくるまで障害の存在を知ることができ
ないため、障害対応処理に時間がかかり、通信の
混乱をまねく欠点がある。また読取り周期を短か
くすれば主プロセツサ１−１の処理負担増となる
欠点がある。
２図の如き構成が使用されている。第２図では、
中央制御装置１内に上位DMA競合制御部１−５
を設けるとともに、各回線制御装置２内に下位
DMA競合制御部２−２を設け、同一回線制御装
置２間における回線対応制御部２−１，２−１…
…でのDMA要求の競合をこの下位DMA競合制
御部２−２にて調整する。これによれば中央制御
装置１と各回線制御装置２間の配線は下位DMA
競合制御部２−２からのDMA要求線５で接続で
きるので、接続線数を少くでき、また中央制御装
置１内の回路量も少なくして初期投資を少なくで
きる。この場合、中央制御装置１内に障害検出部
があつても下位DMA競合制御部２−２でしぼら
れたDMA要求が行われているため、障害があつ
た場合どの回線対応制御部２−１のDMA要求の
ものかその位置まで知ることができない。それ
故、障害があつたとき、各回線対応制御部２−１
内で障害情報を保持しておき、主プロセツサ１−
１からの定期周期の読取りにより知る手段が考え
られるが、これでは主プロセツサ１−１からは読
取り周期がくるまで障害の存在を知ることができ
ないため、障害対応処理に時間がかかり、通信の
混乱をまねく欠点がある。また読取り周期を短か
くすれば主プロセツサ１−１の処理負担増となる
欠点がある。
本発明はこれらの欠点を改善するため、下位競
合制御部が回線対応制御部からのDMA要求を選
択するときに発生する集束された回線対応制御部
の位置情報を共通バス経由で中央制御装置内の障
害検出部に通知するようにした障害装置検出方式
を提供することである。
合制御部が回線対応制御部からのDMA要求を選
択するときに発生する集束された回線対応制御部
の位置情報を共通バス経由で中央制御装置内の障
害検出部に通知するようにした障害装置検出方式
を提供することである。
この目的を達成するため、本発明の障害装置検
出方式では、主プロセツサ部と主記憶部と上位ダ
イレクト・メモリ・アクセス競合制御部を備えた
中央制御装置と、この中央制御装置と離れた位置
にありダイレクト・メモリ・アクセス機能を持つ
複数の回線対応制御部と下位ダイレクト・メモ
リ・アクセス競合制御部を有する回線制御装置群
から構成される通信制御システムにおいて、回線
対応制御部と主記憶部との間でダイレクト・メモ
リ・アクセス・データ転送時に障害の有無を検出
する障害検出部と、下位ダイレクト・メモリ・ア
クセス競合制御部から選択した回線対応制御部の
位置を示す回線対応制御部位置情報を通知する共
通バス手段を設け、障害検出部で障害が検出され
たとき上位ダイレクト・メモリ・アクセス競合制
御部における選択情報と上記回線対応制御部位置
情報により障害の位置した回線対応制御部を検出
するようにしたことを特徴とする。
出方式では、主プロセツサ部と主記憶部と上位ダ
イレクト・メモリ・アクセス競合制御部を備えた
中央制御装置と、この中央制御装置と離れた位置
にありダイレクト・メモリ・アクセス機能を持つ
複数の回線対応制御部と下位ダイレクト・メモ
リ・アクセス競合制御部を有する回線制御装置群
から構成される通信制御システムにおいて、回線
対応制御部と主記憶部との間でダイレクト・メモ
リ・アクセス・データ転送時に障害の有無を検出
する障害検出部と、下位ダイレクト・メモリ・ア
クセス競合制御部から選択した回線対応制御部の
位置を示す回線対応制御部位置情報を通知する共
通バス手段を設け、障害検出部で障害が検出され
たとき上位ダイレクト・メモリ・アクセス競合制
御部における選択情報と上記回線対応制御部位置
情報により障害の位置した回線対応制御部を検出
するようにしたことを特徴とする。
本発明の一実施例を第３図及び第４図にもとづ
き説明する。
き説明する。
第３図は本発明の一実施例構成図、第４図はそ
の下位DMA競合制御部の詳細図である。
の下位DMA競合制御部の詳細図である。
図中、１−６は上位DMA競合制御部であつて
下位DMA競合制御部２−３……２−３から
DMA要求が行われたとき使用権を付与するも
の、１−７は障害検出部であつてDMA転送中の
障害を検出するのみならず、このときDMA競合
制御部１−６から使用権が付与された下位DMA
競合制御部２−３……２−３を認識し、またこの
使用権の付与された下位DMA競合制御部２−３
から伝達された集束情報１０により示される回線
対応制御部２−１の位置情報を検出して主プロセ
ツサ部１−１にDMA転送中に障害の発生した回
線対応制御部２−１の位置を報告するものであ
る。
下位DMA競合制御部２−３……２−３から
DMA要求が行われたとき使用権を付与するも
の、１−７は障害検出部であつてDMA転送中の
障害を検出するのみならず、このときDMA競合
制御部１−６から使用権が付与された下位DMA
競合制御部２−３……２−３を認識し、またこの
使用権の付与された下位DMA競合制御部２−３
から伝達された集束情報１０により示される回線
対応制御部２−１の位置情報を検出して主プロセ
ツサ部１−１にDMA転送中に障害の発生した回
線対応制御部２−１の位置を報告するものであ
る。
下位DMA競合制御部２−３には、第４図に示
す如く、集束回路８と展開回路１１が設けられ、
また集束情報１０を集束情報共通バス６に送出す
るように構成されている。そしてこの集束情報共
通バス６は障害検出部１−７にも接続されてい
る。
す如く、集束回路８と展開回路１１が設けられ、
また集束情報１０を集束情報共通バス６に送出す
るように構成されている。そしてこの集束情報共
通バス６は障害検出部１−７にも接続されてい
る。
次に本発明の動作を第３図、第４図により説明
する。いま、各回線対応制御部２−１……２−１
からDMA要求信号７−０……７−ｉが第４図に
示す如く発生すると、各要求を集束回路８で例え
ばDMA要求信号７−０を選択し、上位DMA競
合制御部１−６へDMA要求信号５を送出する。
上位DMA競合制御部１−６は選択した下位
DMA競合制御部２−３に対しDMA受付信号９
を返送する。下位DMA競合制御部２−３は上記
DMA要求信号選択時に発生するDMA要求信号
７−０を選択したことを示す集束情報１０により
展開回路１１を開け、これにより今度は上記
DMA要求信号７−０に応答するDMA受付信号
１２−０をその要求元の回線対応制御部２−１に
返送する。これによりDMA受付信号１２−０が
返送された回線対応制御部２−１がそれ以後メモ
リ・アクセス・バス３を使用してDMA転送を行
う。
する。いま、各回線対応制御部２−１……２−１
からDMA要求信号７−０……７−ｉが第４図に
示す如く発生すると、各要求を集束回路８で例え
ばDMA要求信号７−０を選択し、上位DMA競
合制御部１−６へDMA要求信号５を送出する。
上位DMA競合制御部１−６は選択した下位
DMA競合制御部２−３に対しDMA受付信号９
を返送する。下位DMA競合制御部２−３は上記
DMA要求信号選択時に発生するDMA要求信号
７−０を選択したことを示す集束情報１０により
展開回路１１を開け、これにより今度は上記
DMA要求信号７−０に応答するDMA受付信号
１２−０をその要求元の回線対応制御部２−１に
返送する。これによりDMA受付信号１２−０が
返送された回線対応制御部２−１がそれ以後メモ
リ・アクセス・バス３を使用してDMA転送を行
う。
ところでこの選択動作時に発生する上記集束情
報１０が集束情報共通バス６を経由しており、障
害検出部１−７においてDMA転送中の障害を検
出したときこの集束情報と上位DMA競合制御部
１−６で同様に発生する下位DMA競合制御部２
−３の位置情報により、該当回線対応制御部の位
置を認識して、これも主プロセツサ部１−１に即
座に通知することができる。
報１０が集束情報共通バス６を経由しており、障
害検出部１−７においてDMA転送中の障害を検
出したときこの集束情報と上位DMA競合制御部
１−６で同様に発生する下位DMA競合制御部２
−３の位置情報により、該当回線対応制御部の位
置を認識して、これも主プロセツサ部１−１に即
座に通知することができる。
本発明によればDMA競合制御部を分散化する
ことによる初期ハード量を減少することができる
とともに、分散化しても障害発生時の回線対応制
御部を直ちに主プロセツサ部が認識できるため、
障害検出時間の遅延による通信の混乱を防止する
ことができる。
ことによる初期ハード量を減少することができる
とともに、分散化しても障害発生時の回線対応制
御部を直ちに主プロセツサ部が認識できるため、
障害検出時間の遅延による通信の混乱を防止する
ことができる。
第１図及び第２図は従来の通信制御システム構
成図、第３図は本発明の一実施例構成図、第４図
は本発明における下位DMA競合制御部の回路構
成の一例である。 図中、１は中央制御装置、１−１は主プロセツ
サ部、１−２は主記憶部、１−３はDMA競合制
御部、１−４障害検出部、１−５，１−６は上位
DMA競合制御部、１−７は障害検出部、２は回
線制御装置、２−１は回線対応制御部、２−２，
２−３は下位DMA競合制御部、３はメモリ・ア
クセス・バス、４，５はDMA要求線、６は集束
情報共通バス、７−０〜７−ｉはDMA要求信
号、８は集束回路、９はDMA受付信号、１０は
集束情報、１１は展開回路、１２−０〜１２−ｉ
はDMA受付信号を示す。
成図、第３図は本発明の一実施例構成図、第４図
は本発明における下位DMA競合制御部の回路構
成の一例である。 図中、１は中央制御装置、１−１は主プロセツ
サ部、１−２は主記憶部、１−３はDMA競合制
御部、１−４障害検出部、１−５，１−６は上位
DMA競合制御部、１−７は障害検出部、２は回
線制御装置、２−１は回線対応制御部、２−２，
２−３は下位DMA競合制御部、３はメモリ・ア
クセス・バス、４，５はDMA要求線、６は集束
情報共通バス、７−０〜７−ｉはDMA要求信
号、８は集束回路、９はDMA受付信号、１０は
集束情報、１１は展開回路、１２−０〜１２−ｉ
はDMA受付信号を示す。
Claims (1)
- １ 主プロセツサ部と主記憶部と上位ダイレク
ト・メモリ・アクセス競合制御部を備えた中央制
御装置と、この中央制御装置と離れた位置にあり
ダイレクト・メモリ・アクセス機能を持つ複数の
回線対応制御部と下位ダイレクト・メモリ・アク
セス競合制御部を有する回線制御装置群から構成
される通信制御システムにおいて、回線対応制御
部と主記憶部との間でダイレクト・メモリ・アク
セス・データ転送時に障害の有無を検出する障害
検出部と、下位ダイレクト・メモリ・アクセス競
合制御部から選択した回線対応制御部の位置を示
す回線対応制御部位置情報を通知する共通バス手
段を設け、障害検出部で障害が検出されたとき上
位ダイレクト・メモリ・アクセス競合制御部にお
ける選択情報と上記回線対応制御部位置情報によ
り障害の位置した回線対応制御部を検出するよう
にしたことを特徴とする障害装置検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181460A JPS6073767A (ja) | 1983-09-29 | 1983-09-29 | 障害装置検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181460A JPS6073767A (ja) | 1983-09-29 | 1983-09-29 | 障害装置検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6073767A JPS6073767A (ja) | 1985-04-25 |
| JPH0475546B2 true JPH0475546B2 (ja) | 1992-12-01 |
Family
ID=16101140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181460A Granted JPS6073767A (ja) | 1983-09-29 | 1983-09-29 | 障害装置検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073767A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504512B2 (ja) * | 1988-03-09 | 1996-06-05 | 富士通株式会社 | Ｄｍａコントロ―ラ |
| KR20030074866A (ko) * | 2002-03-14 | 2003-09-22 | 엘지산전 주식회사 | 배전 자동화용 개폐기기의 선로고장 제어장치 |
-
1983
- 1983-09-29 JP JP58181460A patent/JPS6073767A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6073767A (ja) | 1985-04-25 |
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